10장 VHDL 설명 및 문법 예비

목차

1. 목적
2. 이론
3. 예비보고

본문내용

1. 목적

가. VHDL의 특징과 설계기법에 대하여 학습한다.
나. VHDL 설계를 위한 기본적인 문법을 학습한다.

2. 이론

가. VHDL의 역사
VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들어진 하드웨어 기술 언어이다. 미 국방성에 의하여 개발되었으며 현재 대부분의 하드웨어 설계 회사에서 사용 중이고 IEEE에서 표준화 작업을 담당하고 있다. 1970년대 개발되어 1983년부터 민간에서 본격적으로 개발되기 시작하였다.

나. VHDL의 장점
1) 장점
① 표준화된 라이브러리
② 특정 기술 및 공정에 무관한 설계방법
③ 폭 넓은 이용 범위
④ Top-Down 방식의 설계
⑤ 재사용이 가능
⑥ 설계 기간 단축
2) 단점
① VHDL 언어 자체의 복잡성
② Full-custom 설계 방식에 비해 최적화된 설계가 어려움

다. VHDL의 설계기법 (모델링별 설계기법)
1) 동작적 모델링 기법
동작적 모델링이란 시스템이 내부적으로 어떠한 구조를 가지고 있는지에 상관없이 설계자가 원하는 것을 기능적 또는 수학적인 알고리즘을 사용하여 시스템의 기능을 기술한 것을 말한다. 간단하게 입력에 따른 출력결과에 대하여 표현한다. 흔히 우리가 말하는 C나 Pascal 언어와 같은 고급 프로그래밍 언어를 사용하여 프로그램을 작성하는 것과 비슷하다.

2) 자료흐름적 모델링 기법
말 자체가 의미하는 바와 같이 자료의 흐름 즉 신호 및 제어의 흐름을 통한 코딩을 나타낸다. 다시 말하면 입력으로부터 출력까지의 신호의 흐름에 따른 경로 표현을 통하여 시스템을 설계하는 기법을 의미한다. RTL 형태를 사용하여 VHDL의 순차문을 주로 사용하여 표현하는 기법이다.

3) 구조적 모델링기법설명
3가지 모델링 기법 중 하드웨어에 가장 가까운 모델링 기법을 의미한다. 모든 컴포넌트 뿐만 아니라 연결 상태까지 하드웨어로 시스템을 구성하는 것과 같은 방법으로 일일이 세세하게 기술하여 전체적인 시스템의 구조를 말로써 풀어 쓰는 것과 유사한 방법으로 설계를 하는 기법이다.

참고 자료

없음