전전설2 3주차 실험 결과레포트

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목차

1. 실험주제

2. 실험목적

3. 배경이론 및 사전조사

4. 실험의 내용
1) bit operators(비트 연산자)를 이용한 Two-input AND 케이트 설계
2) Gate Primitive를 이용한 Two-input AND 케이트 설계
3) Behavioral modeling을 이용한 Two-input AND 케이트 설계
4) 3가지 방법으로 Two-input XOR 케이트 설계
5) 3가지 방법으로 4-bit XOR 게이트 설계
6) Gate Primitive를 이용한 1-bit full adder 회로 설계(응용과제)

5. 실험의 결과 분석
1) bit operators(비트 연산자)를 이용한 Two-input AND 케이트 설계 실험 전 예측)
2) Gate Primitive를 이용한 Two-input AND 케이트 설계 실험 전 예측
3) Behavioral modeling을 이용한 Two-input AND 케이트 설계 실험 전 예측)
4) 3가지 방법으로 Two-input XOR 케이트 설계 실험 전 예측)
5) 3가지 방법으로 4-bit XOR 게이트 설계
6) Gate Primitive를 이용한 1-bit full adder 회로 설계(응용과제) 실험 전 예측)

6. 토의

7. 결론

8. 참고문헌

본문내용

1. 실험주제 : Introduction to Verilog HDL

2. 실험목적 : 여러가지 Verilog HDL 언어의 기본 사용법을 익힌다.
- 비트 단위 연산자를 이용하는 방법
- Gate Primitive를 사용하는 방법
- Behavioral modeling을 이용한 설계방법(if, for 문 등을 사용)
- 설계한 로직을 시뮬레이션 하기 위한 테스트 벤치의 작성방법을 익힌다.

3. 배경이론 및 사전조사
HDL(Hardware description language) 하드웨어 기술을 표현하는 언어로써 디지털 시스템의 기능 및 하드웨어 특징을 컴퓨터의 고급 언어에 접합하여 원하는 회로를 기술한 수 있도록 하는 언어를 말한다.
HDL을 사용함으로써 초기 설계과정에서의 설계오류를 쉽게 수정할 수 있고 합성에 의한 회로도 빠르게 설계 및 변경이 가능하게 되어 설계 시간을 단축시킬 수 있다. 또 우수하고 광범위한 하드웨어 기술 능력으로 상위 수준의 설계도 선택적 최적화 기법을 이용한 합성 역시 설계할 수 있다. 상위레벨 설계도구의 사용으로 인해 설계 생산성이 향상되며 설계시간의 단축에 따른 설계비용이 감소한다는 장점도 있다. 현재 IEEE 표준인 동시에 미국 정부의 공인 HDL이고 전세계적으로 설계 및 설계정보 교환의 수단으로 사용이 확대되고 있다.

참고 자료

전전설2 교안
전전컴실험II Lab-03 Basic Gates in Verilog.pptx
Verilog-HDL 문법.ppt
네이버 지식백과 https://terms.naver.com/entry.nhn?docId=863755&cid=42346&categoryId=42346
네이버 블로그 https://m.blog.naver.com/PostView.nhn?blogId=ansdbtls4067&logNo=220886567257&proxyReferer=https:%2F%2Fwww.google.com%2F
https://m.blog.naver.com/PostView.nhn?blogId=culonion&logNo=80023894719&proxyReferer=https:%2F%2Fwww.google.com%2F
구글 블로그 https://presmarymethuen.org/ko/dictionary/what-s-the-difference-between-verilog-and-vhdl/