[4주차] Multiplex

소개글

성균관대학교 논리회로설계 실험 레포트입니다. 100% 손으로 작성하였구요 레포트 점수 만점으로A+받은 자료입니다. 정확히 레포트형식대로 쓰여졌고, VHDL코드와 시뮬레이션 스크린샷도 포함되어있습니다.주석당연히 포함이구요 코드긁어서 돌리시면 100% 돌아가는 자료입니다. A+맞으실꺼라 확신합니다.

목차

1. Purpose

2. Background
1) Decoder(복호기)
2) Encoder(부호기)
3) Multiplexe

3. Sources &Results
1) VHDL source
2) Test bench source
3) Result wave

4. Result analysis

5. Discussion

6. Conference

본문내용

1. Purpose

▶ Decoder 와 Encoder에 대한 기본적인 이해를 바탕으로 4 to 1 multiplexer를 설계하여 보고, 더 나아가 8 to 1 Multiplexer를 목표로 한다.
▶ Case 구문과 if-then-else 구문을 자유롭게 사용할 수 있도록 한다.
▶ Component 구문을 자유롭게 entity내에서 활용할 수 있도록 한다. ( 본 실습에서 8 to 1 Mux는 2 to 1 Mux를 사용하여 설계된다. )

<중략>

begin -- entity Mux8의 동작설계

mux2_0:mux2 port map(i(1 downto 0),s(0),temp_1(0)); -- s(0)에 의해 i(1 downto 0)가 i(1) 또는 i(0)으로 temp_1(0)에 output된다.
mux2_1:mux2 port map(i(3 downto 2),s(0),temp_1(1)); -- s(0)에 의해 i(3 downto 2)가 i(3) 또는 i(2)으로 temp_1(1)에 output된다.
mux2_2:mux2 port map(i(5 downto 4),s(0),temp_1(2)); -- s(0)에 의해 i(5 downto 4)가 i(5) 또는 i(4)으로 temp_1(2)에 output된다.
mux2_3:mux2 port map(i(7 downto 6),s(0),temp_1(3)); -- s(0)에 의해 i(7 downto 6)가 i(7) 또는 i(6)으로 temp_1(3)에 output된다.

<중략>

4. Result analysis
out의 ‘o`값이 모두 1로써 출력이 된 것을 확인할 수 있다. 이는 Multiplexer에서의 Mux과정이 성공적으로 된것을 의미한다. 이는, Select을 담당하는 3bit array에 해당하는 s에 의해 출력 I [ std_logic_vector ( 7 downto 0 )」가 정해지는데, port map으로 엮어준 값이 연산됨에 따라 결국 I array중 최종적으로 ’1‘값을 갖는 bit만이 출력되기 때문이다. 이는 논리적으로 Mux의 기능을 구현했음을 의미한다.

참고 자료

복호기(decoder) 및 부호기(encoder) / http://heehiee.codns.com:9000/060611/
정일섭교수님 / 논리회로실험_2012_Multiplex_PDF / 2012 /성균관대학교 / p26