3.반가산기 및 전가산기

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목차

없음

본문내용

년도학기
2011년 1학기
과목명
디지탈논리회로실험
LAB번호
실험 제목
3
반가산기 및 전가산기
실험 일자
제출자 이름
제출자 학번
팀원 이름
팀원 학번
Chapter 1. 관련 이론(Theoretical Background)
가산기
1. 반가산기
반가산기(HA: Half Adder)는 2진수 덧셈을 한다. 즉 그림 4.9(a)의 진리표와 같이 1과 1을 더하면 합은 0, 캐리(carry)는 1이 되고, 0과 0을 더하면 합과 캐리는 모두 0이 된다.
따라서 반가산기를 2개의 입력단자와 2개의 출력단자(합, 캐리)가 필요하며 그림 4.9(b) 같이 EX-OR 게이트와 AND 게이트로 구성된다. 이 때 출력인 합(S)와 캐리(C)는 다음 식과 같다.
2. 전가산기
전가산기는 3개의 입력을 받고 2개의 출력(합, 캐리)를 만든다. 즉 2진수 입력 A, B 외에 앞단에서 들어온 1개의 캐리를 동시에 덧셈할 수 있는 회로가 전가산기(FA: Full Adder)이다.
2개의 입력 (앞단의 캐리)의 덧셈에 대한 출력인 합(S), 캐리어()의 관계는 다음 표와 같다.
이 표에서 보면 전가산기의 출력인 합(S), 캐리어()는 다음 식과 같다.
여기서 진리표 4.4의 S와 V는 같고, 은 X+W의 진리값과 같으므로 합(S)과 캐리()의 위의 식은 다음 식과 같다.
따라서 위의 식에 의해 논리회로를 그리면 그림 (a)와 같으며 기호로는 (b)를 사용한다.

참고 자료

없음