OR Gate
- 최초 등록일
- 2009.12.06
- 최종 저작일
- 2008.03
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소개글
내용은 없고요. 기본HDL코드와 사진만 있습니다.
목차
1. Dataflow에 따른 OR Gate의 코드
① HDL 코드
② Table Bench에 대한 코드
③ Test Bench 결과값
2. Behavial에 대한 OR Gate의 코드
② Test Bench 코드
③ Test Bench 결과값
본문내용
1. Dataflow에 따른 OR Gate의 코드
① HDL 코드
library IEEE;
use IEEE.std_logic_1164.all;
entity or_gate1 is
port (in_a , in_b : in std_logic;
out_c : out std_logic
);
end or_gate1;
architecture arch_or_dataflow of or_gate1 is
begin
out_c <= in_a or in_b;
end arch_or_dataflow;
② Table Bench에 대한 코드
library IEEE;
use IEEE.std_logic_1164.all;
entity tb_or_gate1 is
end entity;
architecture tb of tb_or_gate1 is
component or_gate1
port (in_a , in_b : in std_logic;
out_c : out std_logic
);
end component;
signal a,b,c : std_logic;
begin
u1 : or_gate1
port map (in_a => a,
in_b => b,
out_c => c);
process
begin
a <= `0`;
b <= `0`;
wait for 50 ns;
a <= `0`;
b <= `1`;
wait for 50 ns;
a <= `1`;
b <= `0`;
wait for 50 ns;
a <= `1`;
b <= `1`;
wait for 50 ns;
end process;
end tb;
참고 자료
없음