▣ 디멀티플렉서 설계 Ⅰ. 수행 및 제출(1) Ⅱ. 수행 및 제출(2) Ⅲ. 수행 및 제출(3) [비교 설명] 과 는 모두 디멀티플렉서를 설계한 시뮬레이션의 결과이다. 두 디멀티플렉서 모두 입력의 s와 출력의 y모두 벡터로 선언하였다.(입력의 s의 경우 2비트, 출력의..
1.목적(Purpose) 이번실습은 지난번 실습에서 배운 FlipFlop을 이용하여 3bit의 counter를 설계하는 실습이다. 유한상태기계(FSM)에 대한 개념을 알고, Moore machine과 Meanly machine의 작동방식을 알아보고, 차이점을 생각해 본..
▣ 패리티 검사기 설계 Ⅰ. 수행 및 제출(1) Ⅱ. 수행 및 제출(2) 입력데이터 결과 00000000 0 10100011 0 11010010 0 11111111 0 패리티 검사기는 데이터 전송 시에 오류를 검사하기 위해 사용된다. 설계한 패리티 검사기는 입력 데이터..
▣ 수의 정렬 회로 설계 Ⅰ. 수행 및 제출(1) Ⅱ. 수행 및 제출(2) Ⅲ. 수행 및 제출(3) [ⅰ. 결과 분석] 는 수의 정렬 회로 시뮬레이션의 결과이다. a와 b에 입력한대로, seg와 select_seg에서 주어진 값들을 출력하는 것들을 확일 할 수 있었다...
▣ 우선순위인코더 설계 Ⅰ. 수행 및 제출(1) 입 력 출 력 d0 d1 d2 d3 d4 d5 d6 d7 a b c V 0 0 0 0 0 0 0 0 x x x 0 1 0 0 0 0 0 0 0 0 0 0 1 x 1 0 0 0 0 0 0 0 0 1 1 x x 1 0 0 0..
10장, VHDL 설명 및 문법 예비보고서 1. 목적 가. VHDL의 특징과 설계기법에 대하여 학습한다. 나. VHDL 설계를 위한 기본적인 문법을 학습한다. 2. 이론 가. ... VHDL의 역사 VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들어진 하드웨어 기술 언어이다. ... 2) 단점 ① VHDL 언어 자체의 복잡성 ② Full-custom 설계 방식에 비해 최적화된 설계가 어려움 다.
시뮬레이션 결과 및 설명 Schematic VHDL X는 50ns 간격으로, Y는 100ns 간격으로, Cin은 200ns 간격으로 설정했다. ... 두 가지 설계 모두 반가산기의 Truth table과 동일하고 알맞게 설계: out std_logic); end component; component OR_VHDL port(A, B ... 입력 출력 X Y XOR(inst) 0 0 0 0 1 1 1 0 1 1 1 0 입력 출력 X Y AND(inst1) 0 0 0 0 1 0 1 0 0 1 1 1 2.1 소스코드 설명(VHDL
실습제목: RAM, ROM 1. 주제 배경 이론 RAM(Random Access Memory)과 ROM(Read Only Memory)은 메모리의 일종이다. RAM은 읽기와 쓰기가 모두 가능한 메모리로 메인 메모리로 주로 사용되며 크게 플립플롭으로 구성되는 SRAM과 ..
VHDL에서 코딩과정은 시간의 각 자리숫자를 하나씩 연산하여 나타내게 되는데, 각 자리 숫자가 나타나는 시간 간격이 매우 짧아(50us) 우리 눈에는 동시에 모든 자리 숫자가 연산 ... Source & Results 1)VHDL Source 2)Testbench Source 3)Result wave 이번 실습에서는 클럭수가 많기 때문에, 값이 바뀌는 부분들을 확대하여
VHDL CODE 및 핀 할당 ·································· 9 4. ... FINAL TERM PROJECT Reporting date 2018.06.22 Major 전자공학과 Subject 디지털시스템설계실습VHDL Student ID 5 Professor ... VHDL 코드 및 핀 할당 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL
☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이용하여 구성하였다. 2개 중 왼쪽(앞쪽)에 있는 4비트 카운터의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 ..
9장, VHDL 설계툴 사용법 예비보고서 1. 목적 가. VHDL의 설계 툴 중 하나인 Xilinx VHDL의 설치법을 익힌다. 나. ... ISim(VHDL/Verilog), Preferred Language ? VHDL, VHDL Source Analysis Standard ? VHDL? ... Xilinx VHDL를 사용한 설계 예 ?
