Velillog 2주차 And 게이트와 HalfAdder 게이트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number ... AND AND Schematic 회로도 구동 상태 확인 PIN설정 설정 A B X 핀 설정값 P63 P67 P191 실제 핀 버튼 스위치1 버튼 스위치2 LED 1 ① ② ③ ④ HalfAdder
Chapter 1. 실험 목적Half Adder와 Full Adder를 이해하고, 각각을 논리회로로 설계할 수 있다.Chapter 2. 관련 이론 아날로그와 디지털의 가장 큰 차이점아날로그는 연속적인 값이지만 디지털은 불연속적인 값이다.따라서 디지털은 아날로그에 비해..
x y s c X1 X Y S xor X2 X Y C and .ends X1 X Y S1 C1 halfadder X2 S1 Z S C2 halfadder X3 C1 C2 C or ... and a b y X1 A B Y1 nand X2 Y1 Y inv .ends .subckt or a b y X1 A B Y1 nor X2 Y1 Y inv .ends .subckt halfadder
s //w2는 halfadder의 c //w3는 2번째 halfadder의 c halfadder U1(x,y,w2,w1); halfadder U2(w1,z,w3,s); // FullAdder는 ... halfadder 두 개로 구성되어있으므로, halfadder 모듈을 두 번 불러와 연산을 진행한다. assign c = w2 | w3; endmodule module halfadder ... s //w2는 halfadder의 c //w3는 2번째 halfadder의 c halfadder U1(x,y,w2,w1); //반가산기 2개를 인스턴스화 시켜서 전가산기를 구현.
Verilog 코드는 다음과 같다. module HalfAdder(A,B,S,C); input A; input B; output S,C; xor sum(S,A,B); and Carr ... [그림 3]과 같은 회로를 구성하고 이를 바탕으로 구현한 Verilog 코드는 다음과 같다. module HalfAdder(A,B,S,C); input A; input B; output ... HA1(A,B,S1,C1); HalfAdder Ha2(S1,Cin,S,C2); or Carr(Cout,C1,C2); endmodule `timescale 1ns/100ps module
port map(x=>x,y=>y,s=>temp_sum,c=>temp_carry_1); u1:halfadder port map(x=>temp_sum,y=>c_in,s=>s_out, ... end component; component or_gate port( a,b: in std_logic ; f: out std_logic); end component; begin u0:halfadder ... temp_carry_2: std_logic;
halfadder HA1 (S1,D1,x,y), HA2 (S,D2,S1,z); or g1(C,D2,D1); endmodule //description of 4-bit adder ( ... /////////// //Gate-level hierarchical description of 4-bit adder //description of half adder module halfadder ... input x,y,z; output S,C; wire S1,D1,D2; //outputs of first xor and two aAnd gates //intantiate the halfadder
관련 기술 및 이론 Half Adder Module entity halfadder is Port ( x : in STD_LOGIC; --입력과 출력 포트를 설정해 주는 y : in ... out STD_LOGIC; --고 출력으로는 s, c를 갖는다. c : out STD_LOGIC); end half_adder; architecture Behavioral of halfadder