디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

소개글

디지털시스템 실험 한학기동안 배우는 verilog 소스들 전체입니다.
제가 제출한 그대로 올렸으며 verilog는 모두 올바른 module로 검증이 된 상태입니다.
표지에 적혀있는 목록들에 대한 모든 module이 들어있으며 각각을 결과보고서 형태로 작성하였습니다.
마지막에 stopwatch까지 구현되어있습니다.

목차

1. HalfAdder
2. 4BitAdderSubtractor
3. DecoderEncoderMultiplexer
4. BCDto7Segment
5. LatchFlipFlopShiftRegister
6. Counter
7. 16X4RAM
8. 유한상태머신회로
9. Dotmatrix
10. Stopwatch

본문내용

@ 1. HALF ADDER
HALF ADDER코드를 작성하여 HALF ADDER의 기능을 확인하고 Altera QuartusⅡ프로그램을 확인해본다.
[ 작성코드 & 코드설명]
module aa(X,Y,C,S); // aa자리는 함수이름을 적는 자리. 항상 저장하는 이름과 동일해야함. 변수X,Y,C,S선정.
input X,Y; // 입력을 하고자 하는 변수를 선정.
output C,S; // 출력을 하고자 하는 변수를 선정.
and U1(C,X,Y); // U1자리는 임의로 이름을 설정. and라는 함수를 불러와서 실행.
xor U2(S,X,Y); // U2자리는 임의로 이름을 설정. xor이라는 함수를 불러와서 실행.
endmodule // 코드를 마무리.

위 표와 같은 입력과 출력을 만들기 위하여 코드를 작성하였다. 코드작성 및 실행은 주어진 방향대로 따라가니 어렵지 않게 완성되었다. 설계를 완성한 후 timing diagram에 입력을 설정하였으나 출력값이 올바르지 않았다. 프로그램의 이상이나 컴퓨터의 이상으로 판단되어 이상 징후를 확인해 보기로 하였다.


[HALF ADDER]
HALF ADDER는 두 개의 기본 게이트로 구성된 디지털회로이다. 입력에 따라 출력은 C(carry값)과 S(sum값)으로 결정된다. 두 개의 HALF ADDER의 Carrry값에 OR gate를 추가하여 FULL ADDER를 만들 수 있다.

참고 자료

없음