시립대 전전설2 Velilog 결과리포트 2주차

목차

1. 실험 목적

2. 배경 이론
1) Xilinx ISE의 특징
2) Xilinx ISE Design Entry
3) Xilinx ISE Compilation
4) Isim Simulator
5) AND Gate

3. 실험 장비
1) 장비
2) 부품

4. 실험 결과
1) AND
2) HalfAdder

5. 결론 및 토의

6. 참고 문헌

본문내용

1. 실험 목적
- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.

2. 배경 이론
1) Xilinx ISE의 특징
(1) Xilinx 디바이스 제어용 소프트웨어
(2) 설계, 컴파일, 시뮬레이션, 프로그램 지원
(3) 설계 파일을 프로젝트화해서 관리
(4) Schematic & HDL 설계 지원

2) Xilinx ISE Design Entry
(1) ISE
- Text Editor : VHDL, Verilog
- Memory Editor : Hex, Mif
- Schematic Design Entry
(2) Third party EDA tools
- EDIF, HDL
(3) Add flexibility and use optimized design blocks
- Mixing and matching design files is allowed

3) Xilinx ISE Compilation
(1) Synthesize
- 설계 파일 변환 작업
(2) Implement Design
- 핀 배치, 디바이스 로직 배치
(3) Generate Programming File
- 프로그램 파일 생성
- 프로그램(Impact)
4) Isim Simulator
(1) Behavioral Simulation
- 디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션
- 결과 파형에 delay time의 요소가 없다
(2) Timing Simulation
- 위의 Behavioral Simulation의 결과에 하드웨어적인 요소가 반영된 시뮬레이션
- Target 디바이스와 핀 설정, 내부 Logic Cell 배치에 따라 delay Time의 결과가 달라진다
- 실제 하드웨어 동작 상황에 대한 시뮬레이션

참고 자료

http://intmotion.co.kr/bbs/bbs/view.php?bbs_no=8&data_no=63
http://www.porlidas.gr/InstDev/InstDevEn.htm
https://stackoverflow.com/questions/23033297/error-in-vhdl-xilinx-failed-to-link-the-design