VHDL. 기본 논리게이트 설계하기

소개글

VHDL 사용하여 기본 논리게이트를 구현하였다.

목차

1. Introduction
2. Problem Statement
3. Implementation
4. Result
5. Conclusion & Evaluation
6. Source Code (with suitable comments)

본문내용

1. Introduction

VHDL은 Very high speed IC Hardware Description Language의 약자이다. 주로 RTL 설계에 사용되며, CPLD/FPGA를 설계할 때 추상도가 높은 레벨을 사용함으로써 어려운 논리식을 사용하지 않고 설계시간도 단축할 수 있다. 이번 실험에서는 AND, OR, XOR 기본 논리게이트를 설계하고 Test Bench를 사용하여 올바른 simulation 결과를 얻고자 한다.

참고 자료

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