기본로직 설계 및 시뮬레이션 검증 회로설계

소개글

"기본로직 설계 및 시뮬레이션 검증 회로설계"에 대한 내용입니다.

목차

1. 제 1장 서론
1) 1차 레포트의 필요성 및 목적
2) 레포트의 과정

2. 제 2장 각각의 schematic디자인, VHDL디자인
1) AND GATE schematic디자인, VHDL디자인
2) OR GATE schematic디자인, VHDL디자인
3) NOT GATE schematic디자인, VHDL디자인
4) NAND GATE schematic디자인, VHDL디자인
5) NOR GATE schematic디자인, VHDL디자인
6) XOR GATE schematic디자인, VHDL디자인
7) XNOR GATE schematic디자인, VHDL디자인

3. 제 3장 요약 및 결론

본문내용

각각 게이트의 SCHEMATIC 디자인, VHDL 디자인을 실시하였습니다.

회로도를 이용하는 방법과 VHDL을 이용하는 방법은 두가지가 있으며

디자인 설계 후
synthesis 합성 그리고

VWF 에디터 창에서 파형을 입력 후 Funtional Simulation 실행

입력한 회로의 합성결과가 내가 의도 하는 대로 나오는지 확인하는 단계에서
의도하는대로 동작한다면 다음 단계로 이동합니다.

피팅단계
pin planner에서 N25, N26 값을 입력

Run Timing simulation 목적
내가 설계한 회로의 입출력간의 클락제어를 확인 할 수 있다.

<중 략>

참고 자료

없음