서강대학교 디지털논리회로실험 8주차결과

목차

1. 실험 제목
2. 실험 목적
3. 실험 내용 및 결과분석
4. 토의
5. 참고 문헌

본문내용

1. 실험 제목
Multiplier Design
2. 실험 목적
● 4 bit 곱셈기를 설계한다.
● 설계한 곱셈기를 구현하여 동작을 확인한다.
3. 실험 내용 및 결과분석
① 구조설계
● Multiplier의 구조는 Shift-and-add방법과 Booth Algorithm이 있다. Shift-and-add방식의 경우
각각의 자릿수에 대하여 PP(Partial Product)를 구하여 자릿수에 맞게끔 summation을 수행한다. 이 때 Adder를 통과한 값들이 shift register를 통해 한 자리씩 Shift되어 더해지므로 원하는 결과값을 얻을 수 있게 해준다. Shift-and-add 구조는 가장 기본적인 Multiplying Algorithm으로, 구조는 다음과 같다.

<중 략>

기본적인 shift-and-add multiplier를 설계하기 위하여 전체 Block을 Control Unit과 Data Unit으로 나누었다. Control Unit에서 Control signal을 Data Unit으로 보내게 되면 Data Unit이 곱셈을 수행해주는 구조를 채택하였다.

<중 략>

② 구조합성
● Control Unit은 D Flip-flop으로 설계하였다. Clock, Set, Start 신호가 들어가며 Output pin중 하나는 Set signal로 Data Unit에 들어가게 되며 나머지 하나의 pin은 Control signal이 된다.

참고 자료

Brown and Vranesic, “Fundamentals of Digital Logic with VHDL Design”, 2nd edition, McGraw-Hill, 2004.