D_FLIP FLOP 설계
- 최초 등록일
- 2011.05.23
- 최종 저작일
- 2010.11
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소개글
Magic을 이용한 D_FF Layout 수준의 설계
목차
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본문내용
CLRBar = 0 : 에서는 Q는 0 Qbar 는 1인 상황을 유지한다.
CLK가 상승edge인 상황에서 D에 따라서 Q와 Qbar의 값이 변하게 된다. negedge에서는 변하지 않는다.
2. Layout Design
3. 파형 검출
앞의 진리표에서 보였듯이 클럭의 상승엣지에서 출력값이 변하는 것을 확인 할 수 있었다. 초기 출력값이 결정 되지 않아서 CRLb 가 0으로 초기화가 될대 그 값이 정의된다.
또한 CLRb가 1일 동안에는 CLK가 상승엣지일 때의 D의 값에 따라서 Q의 값이 D와 같게 된다.
검출된 파형에서 delay를 살펴보면, 0->1로 출력값이 변할 때의 delay가 1->0으로 출력값이 변할 때보다 짧은 것을 확인해 볼 수 있었다. 이유는 CLK가 상승 엣지일 때 각 게이트간의 출력값이 변하면서 Q 혹은 Qbar의 값이 0에서 1로 변하고 나서 그 값이 다른 출력 게이트에 입력으로 들어가면서 결과를 출력하게 되기 때문이다.
1) D입력을 받는 게이트와 CLK입력이 변화
2) Q혹은 Qbar의 값이 0->1로 변환
3) 1로 변한 값이 다른 출력 게이트의 입력으로 들어감
4) 두 개의 출력이 결정됨
4. Delay 측정
CLRb에 따른 출력 delay와 그 외의 경우의 최대, 최저 delay를 측정했다.
CLRb는 Qbar를 출력으로 가지는 NAND GATE의 입력으로 들어가기 때문에 상대적으로 적은 delay(0.59ns)를 가진다. 또한 Q는 Qbar의 값이 결정되고 난 뒤에 그 값이 정의 되기 때문에 지연시간은 느리게 되어있다.
참고 자료
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