논리회로설계실험 9주차 counter설계

목차

1. Objective of the Experiment
2. Theoretical Approach
3. Verilog Implementations
4. Resul
5. Conclusion

본문내용

1) Objective of the Experiment(실험 목적)
이번 실습에선 강의에서 배운 내용을 바탕으로 Structural modeling으로 Ripple counter와 Ring counter를 구현하는 것이다. 이때 Single counter와 Up-down counter와 같은 counter들의 modeling 방식을 참고하여 구현할 수 있다. 마지막으로는 testbench 코드를 통해 Modelsim의 simulation을 이용하여 출력되는 wave를 확인하고, 구현한 두 counter가 정상적으로 작동하는지 확인하는 과정을 거쳤다.

2) Theoretical Approach(이론)
2.1)Ripple counter (D flip flop)
위의 schematic은 D flip flop을 이용한 ripple counter의 기본 구조이다. 우선 4 bit의 output을 0으로 초기화 하고 시작한다. 이때 Q = 0, Q_BAR = 1인 상태가 되는데 Q_BAR가 flip flop의 input으로 들어가게 된다. 따라서 flip flop의 D는 다음으로 1이 입력된 상태가 되고, Q 값은 0에서 1로 바뀌게 된다. 따라서 첫번째 flip flop의 clk이 다음 posedge 일 때 첫번째 flip flop의 Q는 1이 되고 Q’는 0이 된다. 즉 두번째 flip flop의 clk신호가 1에서 0으로 변한다. (첫번째 flip flop의 Q’가 두번째 flip flop의 clk에 연결되어 있으므로). 따라서 두번째 D flip flop은 clk이 하강 edge이다.

참고 자료

없음