실험2 플립플롭결과보고서

소개글

플립플롭의 동작특성을 알아보자
플립플롭의 개요
SR F/F , D F/F, JK F/F T F/F 플립플롭에 대해 알아본다.

목차

실험제목
실험목적
실험관련지식
실험 결과
고찰사항

본문내용

□ 실험 제목 : 플립플롭

□ 실험 목적 : 플립플롭의 동작특성을 알아보자.

□ 실험 관련지식
▲ 플립플롭의 개요
- 플립플롭은 그림 7-6에 나타낸 것과 같이 제어신호와 클럭 신호를 입력으로 갖는 기억소자로, 다양한 종류(SR, JK, D, T 플립플롭 등)가 있다. 각 플립플롭에 대한 회로 및 동작 특성을 알아 보기 전에 모든 플립플롭에 적용되는 공통된 사항을 먼저 알아 보자. 플립플롭은 래치와는 달리 클럭의 상승 또는 하강 모서리에 동기되어 출력 Q와 Q`값이 변하게 된다. 이 말은 플립플롭에 입력되는 제어신호가 변하더라도 클럭이 0에서 1로 변하거나(상승 모서리) 또는 1에서 0으로 변 하기(하강 모서리) 전에는 출력 Q의 값이 변하지 않는다는 뜻이다. 다시 말해 플립플롭은 클럭이 0에서 1로 변하거나 또는 1에서 0으로 변하는 시점에 맞추어 출력 값이 변하게 되며, 이 때 출 력 값은 클럭이 변하는 시점에 입력되고 있던 제어신호의 값에 따라 결정된다. 결국 클럭 신호는 플립플롭의 출력이 변화되는 시점을 결정하는 역할을 하며, 제어신호는 플립플롭의 출력 값을 결 정하는 역할을 수행한다고도 볼 수 있다.


▲ SR 플립플롭
-그림 7-7에 상승 모서리 트리거 방식 SR 플립플롭(Set-Reset flip-flop)에 대한 회로도 및 진리표를 나타내었다. 그림 7-7(a)에 나타낸 회로도를 살펴보면 점선부분은 그림 7-3 에 나타내었던 enable 제어신호를 갖는 SR 래치 회로와 동일하며, enable 제어신호 입력 단자에 모서리 검출기 회로가 붙어 있음을 알 수 있다.


<그림 7-7. 상승 모서리 트리거 방식 SR 플립플롭>

▲ D 플립플롭
- 플립플롭(Delay flip-flop 또는 Data flip-flop)은 그림 7-9에 나타낸 것과 같이 SR
플립플롭과 NOT 게이트 한 개를 사용하여 만들 수 있다. 만일 D 입력에 0이 들어오면 SR=01이 되고 따라서 SR 플립플롭은 리셋 기능을 수행하여 출력 Q=0이 된다.

참고 자료

없음