통신회로 및 실습 - 3GATE 설계

목차

1. 기본 게이트 소스 작성
2. 입력 게이트 설계
3. “bufif0”를 이용하여 설계하기
4. “notif1”를 이용하여 설계하기
5. “notif0”를 이용하여 설계하기
6. 실습결과 및 고찰

본문내용

3. “bufif0”를 이용하여 설계하기
그림 2-17에서 제어신호 “OE=0”일 때 동작하고, “bufif0” 연산자를 사용하고, 입력 신호 X0~X3, 출력신호 Y0~Y3은 “비트”로 선언해서 다시 설계한 후, “0,1,x,z”값으로 시뮬레이션 하여 기능을 확인한 다음, 실험하기 에서와 같은 방법으로 기능을 확인해보자.

4. “notif1”를 이용하여 설계하기
그림 2-17에서 제어신호 “OE=1”일 때 동작하고, “notif1” 연산자를 사용하고, 입력 신호 X0~X3, 출력신호 Y0~Y3은 “비트”로 선언해서 3-스테이트 인버터가 되도록 다시 설계한 후, “0,1,x,z”값으로 시뮬레이션 하여 기능을 확인한 다음, 실험하기 에서와 같은 방법으로 기능을 확인해보자.

6. 실습결과 및 고찰
이번 실습은 FPGA/CPLD내부의 인버터, 버퍼, AND, OR, XOR 등의 기본 게이트들을 논리 연산자를 이용하여 설계한 후 Schematic방법을 사용하여 설계하는 것과, 3입력의 NAND, NOR, XOR, XNOR의 게이트들을 비트처리 연산자를 이용하여 설계하는 것을 하였고, “bufif0”, ”notif1”, ”notif0”을 이용하여 버퍼와 인버터 설계를 해보았다. 실습과정을 통해 논리 연산자는 비트처리 연산자보다 더 간단한 것 같았고, bufif0, notif1, notif0은 xilinx에서 제공하는 함수와 같다는 것을 알게 되었다. 벡터 연산자로 하면 소스가 더욱 짧아져서 큰 회로를 설계할 때, 유용하게 사용될 것 같았다. 과제의 양이 많아 실습시간이 길었지만 결과 값이 잘 나와서 재미있었다.

참고 자료

없음