[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

소개글

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-05 Combinational Logic 2 예비레포트입니다. (최종 A+)

비대면으로 simul만 진행한 19~20년도와 달리 2021년도 2학기★대면★으로 진행했습니다. 특히 반도체소자 강의 하시는 김교수님 분반이라면 더 도움이 되실 것이라 생각합니다.

목차

1. Introduction
2. Materials and Methods
3. Prelab
4. Reference

본문내용

(1) 교안의 2:4 Decoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.
(2) 교안의 4:2 Encoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.
(3) 교안의 2:1 Mux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.
(4) 교안의 1:4 Demux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.
(5) 모든 실습에 대하여 Verilog HDL 코딩을 하고 시뮬레이션 단계까지 실행하시오.
(6) 다음 코드를 보고 회로 분석을 수행하시오.
(7) 다음 코드를 보고 회로 분석을 수행하시오.

<중 략>

참고 자료

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
김영진(2007). Hierarchical Modeling Concepts.
한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.