[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

소개글

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-05 Combinational Logic 2 결과레포트입니다. (최종 A+)

simul만 진행한 19~20년도와 달리 ★대면★으로 진행했기에 각 실험 별 아래 5가지 내용 모두 포함되어 있습니다.
1. Souce code
2. Testbench code
3. UCF file (핀 할당)
4. Simulation 결과 사진
5. 장비 동작 사진

목차

1. Introduction
2. Materials and Methods
3. Result
4. Discussion
5. Conclusion
6. Reference

본문내용

4. Discussion
- 실험(2), (3)에서 사용된 Encoder는 외부에서 들어오는 임의의 신호를 부호화된 신호로 변환하며, 2^N 가지의 입력신호들로부터 N비트의 출력신호를 만든다. 반대로, 실험(1), (4)에서 사용된 Decoder는 N비트의 바이너리 값을 2^N가지의 신호 중의 하나로 출력하는 로직으로 Encoder의 반대 로직이다.
- 실험(7)의 주어진 진리표에서 출력f는 입력 a, b, c, d 중 3개의 입력값이 1일 때만 1이 출력되는 것을 확인할 수 있다. 따라서 이를 활용하기 위해 if 구문에서 a+b+c+d=3인 경우에 출력값 f가 1이 되도록 하고, 이외의 경우에는 모두 0이 나오도록 설계하였다. 또한 if 구문에서 출력값 f는 값을 할당받으므로 reg로 선언해주었다.
- 실험(5)의 2비트 2:1 MUX 회로에서 출력할 데이터의 입력 단자는 선택 입력 신호(sel)에 의해서 제어된다(MUX(Multiplexer)는 N개의 입력 데이터 중 하나를 선택하고, 선택된 자료를 하나의 출력 채널에 전송하는 장치이다). sel=0일 경우에는 A의 입력을 출력으로 나타내고, 반대로 sle=1일 경우에는 B의 입력을 출력으로 나타낸다.
- 실험(6)의 DEMUX(Demultiplexer)는 MUX(Multiplexer)의 반대의 기능으로서, 하나의 입력신호를 여러 출력 port 중의 하나로 출력시켜주는 역할을 한다. 출력할 port 단자는 selector(s)에 의해서 제어된다.
- 본 실험(1)~(7) 모두 Boolean Algebra와 관련 있는 실험이다. 실험에서 사용되는 Gate들을 모두 간단한 논리연산의 수식으로 나타낼 수 있고, 실제로 실험 결과와 Boolean Algebra로 간략화한 식의 결과가 같음을 확인할 수 있다.
- Button SW는 누르고 있을 때가 1, 그렇지 않을 때가 0이며 Bus SW는 위로 올린게 1, 아래로 내린게 0을 나타낸다.
- 입출력 포트 설정을 위해 *.ucf 파일을 생성한 후, 직접 포트를 할당해주는 과정에서 Schematic에서 설정한 포트의 이름을 같게 해 주어야 하고, 대소문자까지 꼭 확인하여 할당하여야 제대로 된 동작을 한다.

참고 자료

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
김영진(2007). Hierarchical Modeling Concepts.
한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.