"VHDL" 검색결과 121-140 / 1,455건

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  VHDL을 이용하여 다양한 state machine 설계

  실습목표 : 1) BCD코드의 상태도를보고 VHDL로 설계해본다. 2) Gray코드의 상태도를보고 VHDL로 설계해본다. 3) Dual카운터를 VHDL로 설계해본다. 4) Stepping ... Motor을 VHDL로 설계해본다. 3. ... 설계 및 DE2에 다운로드하여 동작을 확인 하였다. ■ Gray코드의 VHDL 설계 및 DE2에 다운로드하여 동작을 확인 하였다. ■ Dual Counter을 VHDL로 설계해보았고

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  Xilinx VHDL을 활용한 슬롯머신 설계

  과제의 필요성 주어진 소프트웨어와 하드웨어로 가능한 창의적인 작품을 설계하는 능력과 VHDL코드 작성능력을 향상시키고 팀 프로젝트를 함으로써 역할 분담 및 자기가 할당 받은 일을 수행할 ... 합성 및 제작 : 나머지 주어진 부분을 활용하여 설계할 수 있는 것이 많지 않으므로 일반적이지 않은 설계를 위한 창의적인 아이디어 회의가 많은 시간 할애한 후 결정된 주제에 맞게 VHDL을

  리포트 | 25페이지 | 3,000원 | 등록일 2013.06.01 | 수정일 2019.01.02

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  VHDL을 이용한 ALU 설계

  (A); else Logic_unit 'X'); end if; end process; end data_flow; - Logic unit block에 대한 VHDL ... Logic_unit; else ALU_NoShift

  리포트 | 9페이지 | 2,000원 | 등록일 2010.10.14

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  VHDL을 이용한 Digital Clock(디지털 클락) 코드 및 보고서입니다.

  Countdown과 Additional로서 스위치를 통해 Digital Clock과 Countdown을 선택하고 또 다른 스위치를 누르는 동안 Pause 및 buzzer가 울리는 VHDL

  리포트 | 13페이지 | 3,000원 | 등록일 2017.05.23

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  VHDL 설계과제 LINE TRACER

  프로젝트 설계과정에서 VHDL에 대한 이해부족으로 많은 어려움이 있었지만, 설계를 진행하가면서 VHDL에 대한 이해와 논리회로 설계에 대해 많은 것을 공부하고 배울07. ... 기 말 프 로 젝 트 보 고 서 - VHDL 설계과제 : LINE TRACER - 1. ... 프로젝트 고찰 3.1 프로젝트 결과에 대한 고찰 ▶ VHDL를 통한 라인 트레이서 설계 프로젝트를 통하여 VHDL이라는 언어를 이해하고 사용에 익숙해지고 더불어 디지털 논리 회로 설계에

  리포트 | 6페이지 | 5,000원 | 등록일 2012.03.11

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  VHDL의 기초 및 문법

  VHDL은 병렬적 수행과 순차적 수행을 표현할 수 있다. ... 1.1 VHDL에 대하여 HDL과 PLD의 발전으로 디지털 시스템 개발의 변화를 주도하고 있다. ... VHDL이 여러 HDL 중에서도 가장 광범위하게 사용되는 이유는 첫 번째, 정부와 업체의 지원을 받고 있다.

  리포트 | 13페이지 | 1,000원 | 등록일 2010.09.27 | 수정일 2019.01.02

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  VHDL을 이용한 자동판매기의제어

  VHDL CODE 분석 및 결과 4. 하드웨어 실제 실습 5. 결론 및 느낀점 1. ... 자동판매기의 제어 및 설계 1) 설계의 목표 ◇ 일상에서 쉽게 전할 수 있는 자동판매기를 제어하는 VHDL 구문을 구현 ◇ 동전 입력, 아이템 선택, 동전반환, 잔액표시, 선택 가능한 ... VHDL CODE 분석 및 결과 (1) 한자리의 10진수를 7-Segment 출력으로 디코딩하기 위한 구문 library ieee; use ieee.std_logic_1164.all

  리포트 | 16페이지 | 1,500원 | 등록일 2011.12.30

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  VHDL을 이용한 디지털시계설계

  VHDL을 이용한 디지털시계 4. VHDL Code 5. 실험 결과 및 분석 6. 실험방법(트레이닝 키트) 7. 결론 및 느낀점 1. ... 전체적인 디지털시계설계 소개 - VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 ... 이용하면서 회로 동작 이해. - 디지털시계의 구성요소를 살펴보면서 어떻게 설계할 것인지를 생각한다. - 트레이닝 키트(Training Kit)를 이용하여 시계를 검증 및 확인한다. - VHDL구문을

  리포트 | 31페이지 | 1,000원 | 등록일 2011.12.30

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  [VHDL][논리회로] 시계설계(서브모듈이용)

  [VHDL][논리회로] 시계설계(서브모듈이용) A+받은 설계 입니다 플래그도 이용

  리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2021.06.09

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  VHDL을 사용한 시계

  프로젝트를 시작하며 1 이번 프로젝트는 VHDL기반 하에 카운터를 이용한 디지털시계를 만드는 것이다. VHDL이라는 것을 처음 접해 보기 때문에 관련된 지식이 많이 부족하다. ... 하지만, 프로젝트를 진행함에 있어 첫 단추를 채우는 방법이나 진행하는 방법 그리고 과정, 또한 VHDL이라는 새로운 것을 익힐 수 있는 매우 좋은 기회라 생각된다.

  리포트 | 13페이지 | 1,000원 | 등록일 2008.12.31

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  VHDL 4bit-fulladder소스,시뮬레이션,설명

  4- BIT FULL ADDER VHDL contents 1bit-Fulladder source 1bit_fulladder Design name = fadder x, y,z = input

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL를 이용한 LCD 설계

  STD_LOGIC_VECTOR(1 downto 0); LCD_EN : out STD_LOGIC; LCD_D : out STD_LOGIC_VECTOR(7 downto 0)); end LCD_TEST; ( VHDL

  리포트 | 16페이지 | 1,000원 | 등록일 2010.05.27

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  VHDL를 이용한 디지털 시계

  STD_LOGIC; SEG_F : out STD_LOGIC; SEG_G : out STD_LOGIC; SEG_DP : out STD_LOGIC); end digital_clock; ( VHDL

  리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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  VHDL 권고안별 예약어 정리

  VHDL 2008 assert assume assume_quarantee ~~~~~~~VHDL 2002 protectedVHDL 1995 group impure inertial ... ~~~~~~~~~~~~~~~~~~VHDL 1987 abs, access, after, alias ~~~~~~~~~~~~~~~~~~~~

  리포트 | 1페이지 | 1,000원 | 등록일 2012.12.01

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  vhdl_응용논리_디지털시계

  설계 목표 VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다.

  리포트 | 18페이지 | 1,500원 | 등록일 2011.10.24

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  [VHDL] 7-세그먼트 디코더 설계

  ∙ 실습 목적하나의 7-세그먼트는 한 자리 16진수를 출력할 수 있다. 그러나 FPGA에서 한 자리 16진수는4비트에 저장되며, 7세그먼트에 출력하기 위해서는 디코딩을 해야 한다. 본 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16진수를 7세그먼트..

  리포트 | 5페이지 | 1,000원 | 등록일 2012.12.16

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  VHDL Stop Watch를 이용한 스톱워치 설계

  설계 VHDL Simulation값 4............. Segment 동작사진 5............. ... VHDL Stop Watch 설계 목차 1............. 실험 내용 및 목적 2............. 소스작성 및 분석 3............. ... 즉, 0000일 때는 작동하지 않도록 ‘0’을 입력시키도록 했습니다. < 설계 VHDL Simulation값 > - 그림과 같이 SW_A(START)를 동작 시 SEG_COM[7]의

  리포트 | 7페이지 | 1,500원 | 등록일 2012.11.17

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  VHDL를 이용한 Memory 설계

  0); di : in STD_LOGIC_VECTOR (3 downto 0); do : out STD_LOGIC_VECTOR (3 downto 0)); end raminfr; ( VHDL ... 방법으로 생각하는 과정이 까다로웠던 거 같다. array type을 통해 addr로 인가된 값을 저장하는 공간을 선언 하는 부분은 수업을 듣고 사용해야겠다는 개념은 알겠으나 정확히 VHDL에서

  리포트 | 9페이지 | 1,000원 | 등록일 2010.05.27

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  디지털 논리 실험 보고서 모음 (VHDL, 실험 전/후 보고서 전체, 영어로 작성)

  VHDL1. AND gateCode:F

  리포트 | 3페이지 | 5,000원 | 등록일 2019.04.10

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  modelsim 상에서 VHDL파일로 실행가능합니다. ... 성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.

  리포트 | 1,000원 | 등록일 2017.05.23

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