목차에 나열된 바와 같이 SystemVerilog 언어가 제공하는 각종 Literal과 관련 메소드의 형식과 동작을 설명한 후에 각 데이터 타입과 관련된 기능을 검증할 수 있도록 SystemVerilog 코드와 시뮬레이션 결과를 제공한다. SystemVerilog 언어..
FPGA 보 고 서 학 과 학 년 학 번 조 성 명 전자공학과 4 12131282 김영호 실험 제목 Take Home Exam 4-07 (나눗셈기) 설계 방법론에 대한 간단한 설명 (블록도, 사용된 입출력 신호 등) 위는 나눗셈기의 블록도를 보여준다. Clk은 클락 신..
8 비트 업/다운 카운터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 8 비트 업/..
본 문서의 8개의 연산을 수행할 수 있는 8 비트 ALU를 설계한다. 1 비트에 대해서 연산을 수행하는 슬라이스(Slice)를 설계한 후에 8개를 1차원 행렬과 같이 연결하여 8 비트 데이터를 처리할 수 있는 8 비트 ALU를 설계한다. 모든 모듈들은 Verilog 언..
Computer Architecture Lab Lab 08: Cache 1. 실험 목표 Cache를 이해하고 구현해 본다. 2. 내용 Cache를 구현한다. Cache 구현의 제약사항은 다음과 같다. * Main memory의 data를 CPU의 1-clock cycl..
가. 목적 ? LCD를 이해한다. 나. 이론 A. LCD 1. LCD 개요 LCD 모듈은 디스플레이 장치의 하나로 간편하면서 손쉽게 쓸 수 있는 표시 장치로 기계와 사람과의 인터페이스에서 중요한 역할을 담당하고 있다. LCD는 산업체 등에서 가장 많이 채택되고 있고 편..
1. System Tasks and System Functions 타입 $typename 는 주어진 인자 (변수나 수식) 의 데이터 타입을 스트링 이름으로 리턴한다. 수식일 경우는 계산된 최종 값의 타입이다. 크기 $bit 는 주어진 인자 (변수나 수식) 이 가진 비..
본 문서에서는 2 가지 방식, 즉 Fibonacci LFSR 회로와 Galois LFSR 회로로 회로를 설계한다.Fibonacci LFSR 회로는 아래 그림과 같이 D 플립플롭을 직렬로 연결하여 쉬프트 레지스터에서 tap 의 위치에 해당되는 비트들을 XOR 연산하여 M..
버스를 통한 데이터 전송 회로는 아래의 모듈들로 구성된다.tribufs : 8 비트 Tr-State Bufferreg8b : 8 비트 레지스터exonbus : 버스를 통한 데이터 전송 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움..
Project Coffee Vending Machine 1. Introduction 여러 가지 기능을 가진 Coffee Vending Machine을 설계한다. 이 Machine 의 Specification 은 다음과 같다. (1) 돈은 1/2/5 원을 단위로 입력된..
본 설계는 총 3개의 모듈로 구성된다. 최하위 모듈은 레지스터 전송수준 (RTL, Register Transfer Level)에서 설계되었고, 상위 모듈들은 하위 모듈들의 조합으로 구조수준에서 설계되었다.8 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션..
커피 자판기 회로는 10개의 모듈로 구성된다.- 12 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 입력 12 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 12 비트 비교기 : RT 수준 Verilog 설계 및 시뮬..
Tri-State Buffer의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다...