[공학]JFET 공통 소스 증폭기
- 최초 등록일
- 2007.06.08
- 최종 저작일
- 2007.01
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소개글
있다.
목차
1.목적
2.장비
3.이론
☛ 자기바이어스(Self Bias)
☛ 전압 분배 바이어스
☛ 소스 접지 증폭기 (공통 소스 증폭기)
☛ 시뮬레이션
☛ 시뮬레이션 결과
본문내용
1. 목적
☛ JFET 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여 이해한다.
2. 준비물
☛ 전원 공급 장치 1대
☛ Oscillosope 1대 (2 채널)
☛ Function generator
☛ JFET : K30A
☛ 저항 : 12kΩ 2개, 22kΩ 1개, 470kΩ 1개, 10kΩ 1 개
☛ 커패시터 : 0.1uF 2개, 10uF 1개 (전해)
3. 이론
☛ JFET 를 소신호 증폭기로 사용하기 위해서는 적당한 VGS와 VDS 값을 인가시켜야 한다. 이와 같은 바이어스 회로를 구성하기 위하여 자기 바이어스와 전압분배 바이어스가 있다.
☛ 자기바이어스(Self Bias)
- CS 구조
- VGS는 Rs에 의해서 공급
-> 따로 전원이 없고 IS = ID 에 의해서 Rs에 전압강하 초래, 즉 VGS 발생
-> self-bias 회로
- 수학적
1) IG = 0 --> VRG = 0
2) VGS = VG - VS = 0 - ISRS = -IDRS
-> self-bias line (VGS 와 ID 관계식) 이라고 한다.
3) ID = IDSS(1-VGS/V)2
4) 식 2와 3을 이용하여 ID , VGS 계산
5) 두 가지 해 중에서 타당한 것 선택
해 조건 : 0 < ID < IDSS, VP < VGS <0 : n-channel
6) VDS = VDD - IDRD - ISRS = VDD - ID (RD + RS) : 직류 부하선
2식과 3식을 VGS 또는 ID 에 대해서 정리하면 다음 각 식을 얻는다.
--> VGS 계산
--> ID 계산
일반적으로 VGS 계산식을 이용하면 해를 결정할 수 있다.
참고 자료
없음