[asic] Asic_4bit adder

목차

*. 이론
*. 코드
*. 결과 및 고찰

본문내용

library ieee;
use ieee.std_logic_1164.all;

entity adder_4_top is -- enitity 선언
port(a0,a1,a2,a3 : in std_logic; -- 입력(vector를 이용하는 방법도 있음)
b0,b1,b2,b3 : in std_logic;
carry_in : in std_logic;
c0,c1,c2,c3 : out std_logic; -- 출력(vector를 이용하는 방법도 있음)
carry_out : out std_logic);
end adder_4_top;

architecture a of adder_4_top is -- architecture선언
signal k1,k2,k3 : std_logic; -- signal문 이용
component full_adder -- component문 이용(full_adder라는 이름의 가산기가 같은 폴더 안에 있어야 함)

4. 검토 및 분석
4bit 짜리 두 수를 더하는 4bit가산기를 full adder 4개를 component문을 이용해서 구현해봤습니다. 각각의 full adder에서 발생한 carry값을 다음 full adder로 넘겨줘서 생긴 마지막 carry_out은 위의 4bit의 값을 더해서 나오는 올림수입니다. 여기서도 하드웨어의 특성인 약간의 delay time이 생겼고 이번 실습을 통해서 waveform에서 파형을 각각binary와 decimal로 변환하여 표현하는 방법을 배웠습니다.

참고 자료

없음