성균관대학교 디지털집적회로설계 CAD 네번째 과제

소개글

성균관대학교 디지털집적회로설계 과목 CAD 과제입니다. (학점은 A입니다)

꼭 과제를 위해서가 아니더라도, CAD 실습 과제의 주제가 반도체 쪽 실무적인 관점에서
공부를 하기에 좋은 자료이니 목차 참고하시고 필요하신 내용이 있다면 참고하시면 좋을것 같아요! ^^

목차

1. Basic cells for Carry Select Adder
① Designing basic cells for Carry Select Adder
② Maximum delay measurement for basic cells

2. Linear Carry Select Adder
① Worst case delay estimation
② Designing Linear Carry Select Adder

3. Square Root Carry Select Adder
① Worst case delay estimation
② Designing Linear Carry Select Adder

4. Adder Delay Comparison

5. Application of 16-bit Adder
① Designing circuit described in Figure 2
② Function of circuit
③ Timing estimation and measurement

6. Layout

7. Submit your DRC and LVS log files. (follow instruction below)

본문내용

< Worst Case Delay >

2-② < Worst Case Delay >에서와 같은 방법으로 진행되었다.
input을 A1~A15까지 0으로 입력, B0~B15까지 1로 넣어준다. 이는 bit1 ~ bit15까지 P(Propagate) 조건으로 만들어 주는 것이다. 이때, A0를 0에서 1로 바꿔주면 다음 비트로 넘어갈 때마다 무조건 carry out이 발생하게 되므로 delay가 가장 긴 worst case라고 판단하였다.
은 A0(0 → 1)에서 S15까지 걸리는 시간으로 671.696ps이다.
는 A0(0 → 1)에서 Co_15까지 걸리는 시간으로 614.168ps이다.
마지막 비트에서 sum과 carry가 계산하는데 걸리는 딜레이가 다르기 때문에 각 경우에 대해서 모두 계산을 해보았고, 이때 S15까지 걸리는 시간이 더 길었다.
worst case delay = 671.696ps
이 또한, 2-②에서 구한 Linear Carry Adder의 delay보다 짧게 나옴을 확인할 수 있다.

3-①과 ②에서 구한 delay를 비교해보면 ①에서는 526.262ps , ②에서는 671.696ps로 ②에서 더 긴 delay가 측정되었다. 이 delay가 발생한 이유로는 ①에서도 simulation을 통해 각 cell에서의 maximum delay를 이용하기는 했으나, 이론적인 식을 이용하였기 때문에 ②의 경우보다는 이상적인 값에 가까운 값을 얻었다고 생각한다. 반면에 ②에서는 전체 회로를 연결하여 전달하는 동안의 delay를 측정하기 때문에 simulation으로 전체 회로에서 전달하는 동안 발생할 수 있는 delay에 대해 고려가 된 값이기 때문에 더 큰 값이 나왔다고 생각한다.

4. Adder Delay Comparison

위의 결과를 보면 hand calculation 결과와 simulation 결과 모두 Linear Carry Adder보다 Square-root Carry Adder가 더 작게 나옴을 알 수 있다. 이는 Square-root Carry Adder가 delay가 더 작기 때문에 performance가 더 우수하여 좋다는 의미이다.

참고 자료

없음