Inverter는 입력신호를 그대로 반전시켜서 출력단에 내보내주는 회로입니다. Pmos와 Nmos로 즉, cmos형태로 간단하게 인버터를 구성해줄 수 있는데, Vdd인 위쪽에 pmos, GND인 아래쪽에 nmos를 연결해주고 gate를 polysilicon으로 공통으로..
Xor gate 회로는 다음과 같은 진리표를 갖는 동작을 하는 회로이다.위의 진리표로 카르노맵을 구성해 입력식을 추출해보면 X=A’B+AB’ 가 나오게 된다. 이를 cmos gate로 바꾸는 과정을 살펴보면 아래의 n-mos network에 A’B를 직렬로, AB’를 ..
1. XOR Gate XOR Gate 입력 출력 0 0 0 0 1 1 1 0 1 1 1 0 : XOR Gate는 두 입력 값이 서로 다른 경우 1을, 서로 같은 경우 0을 출력하는 gate로 배타적 논리합이라고도 한다. 이를 나타내는 진리표는 [표 1]과 같다. 진리표..
1) Multiplexer : MUX는 Multiplexer로 신호가 2개 입력될 때 두 신호 중 하나를 선택하는 gate로 입력 신호의 개수에 따라 2:1 Mux, 4:1 Mux, 8:1 Mux, 16:1 Mux 등으로 구분된다. 이번 실습에서는 이 중 2:1 Mux..
이번 주차에서는 flip-flop을 layout하게된다. 이 flip-flop은 2개의 latch로 만들 수 있다. 두 장치 모두 clk을 입력받는 다는 공통점이 있다. 차이점은 latch는 clk의 신호가 1일 때 지속적으로 입력의 값을 출력으로 전달하고, flip-..
Set-up Time 및 Hold Time이상적인 Flip-Flop은 정확한 clk의 edge에서 입력값 D의 값을 출력값 Q로 바꾸어준다. 그러나 실제 회로에서는 전압은 연속적이며 비 이상적으로 변하기 때문에 이상적인 동작을 할 수 없다. 따라서 clk의 edge이전..
1) Latch Latch란 하나 이상의 비트들을 저장하기 위한 디지털 논리회로로 데이터 입력 In, 클럭 입력 CLK, 출력 Q로 이루어진다. Latch의 종류에는 Negative Latch와 Positive Latch가 있으며 그 Schematic design은 [..
1. Rule of Conduction Complements(Dual) : [그림 1]은 NAND gate 회로를 나타낸다. eq \o\ac(○,1) PMOS: 병렬 연결(Parallel)되어 두 Input 중 하나라도 0일 경우 Y 노드가 VDD와 연결되어 1이 출력..
Magic tool을 이용해 NAND, NOR, AND, OR gate를 구성하였다.1.NAND, NOR gateCmos logic gate설계시 Pull-down network와 Pull-up network의 특성에 의해 출력이 반전된 결과가 나오게 된다. 위의 그림..
Rule of Conduction Complements - nMOS : pull-down 네트워크 - pMOS : pull-up 네트워크 - Pull-up은 pull-down과 상호보완적 관계이다. - 한 쪽이 직렬이면 다른 한 쪽은 병렬 Logic Size Ratio..
XOR Gate XOR 게이트는 배타적 논리합이라는 논리회로로, 둘 중 한 쪽이 1일 때 1이 결과값으로 도출된다. 왼쪽의 그림과 같은 XOR Gate를 설계하기 위해서는 A,B 두 입력에 대한 값과 NOT A, NOT B의 값이 필요하므로 인버터 2개가 필요하다. 또..
Setup Time Switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말한다. 즉, Data의 파형이 High인지 Low인지 판별하는데 필요한 최소시간을 의미한다. Hold Time Switching이 일어난 후 상태의 변화가 정확..
2:1 Multiplexer 2:1 멀티플렉서는 2개의 데이터 입력 라인과 1개의 선택 라인을 가지고 있다. 선택선은 입력중 어느 것이 출력으로 전달되는지 결정한다. 아래의 진리표를 보면 SEL이 0일 때 out은 in1을 따르고, SEL이 1일 때 out은 in2를 ..