인하대 VLSI 설계 3주차 NAND,NOR,AND,OR
- 최초 등록일
- 2023.03.15
- 최종 저작일
- 2022.03
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소개글
인하대 VLSI 설계 및 프로젝트 실습 3주차 NAND,NOR,AND,OR 결과보고서입니다! 2022년 1학기에 수강하여 작성했고 보고서 쓰는데 유용하게 이용해주셨으면 좋겠네요
목차
1. 실습 이론
2. 실습 내용
1) NAND Gate
2) NOR Gate
3) AND Gate
4) OR Gate
직접 그린 netlist, magic tool을 이용하여 얻은 netlist
+ simulation 포함
3. 고찰
본문내용
1. Rule of Conduction Complements(Dual)
: [그림 1]은 NAND gate 회로를 나타낸다.
○1 PMOS: 병렬 연결(Parallel)되어 두 Input 중 하나라도 0일 경우 Y 노드가 VDD와 연결되어 1이 출력되는 Pull-up network를 구성한다.
○2 NMOS: 직렬 연결(Series)되어 두 Input 모두 1일 때만 Y 노드가 GND와 연결되어 0이 출력되는 Pull-down network를 구성한다.
○3 [그림 2]와 같이 Complementary CMOS Logic gates는 PMOS Pull-up network와 NMOS Pull-down network로 구성된다.
이 때, Pull-up network와 Pull-down network가 직렬, 병렬 연결에 있어 상보적인(complementary) 관계에 있는데 이를 Rule of Conduction Complements(Dual)라고 한다.
○4 PMOS는 1신호(Vdd)를 잘 전달하고 0 신호는 0V가 아니라 V_tp만큼 전달하여 degraded 0을 출력하기 때문에 pull-up network를 구성한다. 그리고 NMOS는 0신호(GND)를 잘 전달하고 V_DD가 아닌 V_DD-V_th만큼을 전달하여 degraded 1을 출력하기 때문에 pull-down network를 구성하는 데 쓰인다.
2. NAND, NOR layout
○1 NAND gate: PMOS로 이루어진 Pull-up network를 병렬로, NMOS로 이루어진 Pull-down network를 직렬로 연결한다. 이를 논리식으로 나타내면 다음과 같다. Y(출력) = (AB) ̅= A ̅+ B ̅
○2 NOR gate: PMOS로 이루어진 Pull-up network를 직렬로, NMOS로 이루어진 Pull-down network를 병렬로 연결한다. 이를 논리식으로 나타내면 다음과 같다. Y(출력) = (A+B) ̅= A ̅B ̅
참고 자료
없음
