성균관대학교 디지털집적회로설계 cad과제 4

소개글

CSA, Linear CSA, SRCSA, Kogge stone schematic, 16bit SQCSA layout

목차

1. Basic cells for Carry Select Adder
2. Linear Carry Select Adder
3. Square Root Carry Select Adder
4. Kogge-Stone Adder
5. Adder Delay Comparison
6. Application of a 16-bit Adder
7. Layout
8. Run DRC and LVS of 16-bit square root carry select adder with powering layout using Assura. Capture your DRC and LVS logs like below and attach it in report.
9. Submit your DRC and LVS log files. (follow instruction below)

본문내용

Carry와 mux cell의 delay가 adder의 delay에 가장 dominant하다. 그래서 carry와 mux cell의 delay를 최대로 하기 위해 carry cell의 input들이 Cin=1, G=0, P= 0->1이 되는 상황과 mux cell의 input들이 C0=1, C1 =0->1이 되는 상황을 생각해보았다. 첫 번째 CSA cell의 input들이 A에 0000, B에 0000으로 되어있다가 A=1111, B=0000으로 바뀌면, set up cell의 delay가 최대가 될 것이다. Cin=1로 설정하면 첫 번째 4bit CSA cell의 첫 carry cell의 delay가 최대가 될 것이다. 차례로 carry out이 1이 발생하기 때문에 나머지 세 carry cell의 delay가 최대가 될 것이다. mux들의 delay가 최대가 되게 하기 위해서 sel 신호가 1이 되어서 C1이 선택되게 해야 하고, C0=0, C1= 0->1로 변하도록 설정해야 한다. 생각을 해보니 A 0000->1111, B0000이면 그 조건도 만족시킨다. Sum Cell의 delay를 최대로 하기 위해서는 Cin = 0, P=0->1 이어야 한다. 0000/1111을 인가하면 P=0->1은 만족하지만, Cin=0은 만족시키지 못한다. Setup delay 최대 조건은 첫 set up에만 적용되면 되니까 A의 MSB에는 1을 인가하고 나머지엔 0을 인가해주면 MSB의 Sum cell의 delay를 최대로 할 수 있겠다. Cin에 1, A에 1000 0000 0000 0000 ->1111 1111 1111 1111, B에 0000 0000 0000 0000을 인가해서 delay를 측정해보았다.

계산한 worst case 보다 약간 작은 값이 나왔다. 16 bit가 각각 독립적으로 계산되지 않고 서로 종속적으로 계산되기 때문에 완벽하게 모든 cell을 worst로 만들 수 없어서 더 작게 나왔다고 생각한다.

참고 자료

없음