성균관대학교 디지털집적회로설계 cad과제 5
- 최초 등록일
- 2021.05.31
- 최종 저작일
- 2021.05
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소개글
6T SRAM, 4 to 16 Decoder, Precharge, Write Driver, BLSA schematic, layout과제입니다.
목차
1. SRAM cell Design
1) Read Operation
2) Write Operation
3) SNM graph without noise in case of hold
4) SNM graph with noise in case of hold
2. SRAM Column Design
① 4-to-16 Decoder with enable signal
② BLSA (Bit Line Sense Amplifier)
③ Write Driver and Precharge
1) Write Driver
2) Precharge
④ 1 column with 16bit SRAM cells
3. 16x16 SRAM Array design
4. Layout
① SRAM cell
② Body tap cell
③ 1 column with 16bit SRAM
④ 4-to-16 Decoder
⑤ BLSA & Write driver & Precharge
⑥ 16x16 SRAM array & ⑦ Power ring
5. DRC, LVS
본문내용
1. SRAM cell Design
6T SRAM Schematic
Read를 안정적으로 잘 하려면 NM0, NM1의 pull down 능력이 NM3, NM4보다 좋아야 한다. Cell Ratio가 1.5가 되게 설계를 했다. Write를 안정적으로 잘 하려면 NM4, NM3가 PMOS보다 성능이 좋아야 한다. 기본적으로 nmos는 pmos보다 빠르게 동작하기 때문에 pull up ratio = 1로 설정했다. Layout을 위해 W를 조절하지 않고 L을 조절했다.
1) Read Operation
Read는 BL과 BLB가 1로 Precharge 되어있을 때 WL에 1이 인가되면 SRAM내부로 BL혹은 BLB에서 Access Transistor를 통해 Pull Down이 일어난다. 예를 들면 V1 = 1 , V2 = 0으로 SRAM 내부에 data가 저장되어 있을 때 WL = 1 신호가 인가되면 BLB에서 NM4를 통해 pull down이 일어나서 V2의 전압을 약간 올리고 BLB의 낮아진 전압을 아래의 Sensing Amp를 이용해 읽어낸다.
참고 자료
없음
