성균관대학교 디지털집적회로설계 cad과제 1
- 최초 등록일
- 2021.05.31
- 최종 저작일
- 2021.04
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본문내용
2.
Process corner AB에서 A는 nMOS의 전자의 mobility, B는 pMOS 그것이다. N은 normal, S는 slow, F는 fast를 의미한다. 빠른 pmos와 느린 nmos(SF)를 사용하면 Vout이 방전되는 속도가 느려지고 VIL이 증가하면서 VTC 그래프가 오른쪽으로 밀리게 되어서 Vth가 증가할 것이다.
반대로 느린 pmos와 빠른 nmos를 사용하는 FS의 경우에서는 충전되는 속도가 느려져서 VIH가 감소할 것이고 VTC 그래프가 왼쪽으로 밀리게 되어서 Vth가 감소할 것이다.
NN SS FF에서는 balance가 맞기 때문에 비슷하게 Vth값이 나올 것이다.
Simulation 결과
NN에서는Vth가 약 0.5V정도로 측정되었다.
SS에서는 Vth가 약 0.508V로 측정되었다.
< 중 략 >
4.
(1)A. tpLH와 tpHL이 양 극단쪽에서 높아지는 것을 관찰할 수 있다. 그리고 그 지점에서 period가 커진다. (delay가 크기 때문에 당연하다.) period는 freq의 역수를 취해 plot했다. Delay가 양 극단쪽에서 높아지는 이유는 nmos의 크기와 pmos의 크기의 합에 제한이 있기 때문에, 한 소자가 너무 커져버리면 cmos inverter의 delay가 커지기 때문이다. Nmos의 carrier drift능력이 더 좋기 때문에 nmos가 커지면 pmos가 과도하게 느려져서 더 크게 delay가 안좋아 지는 것도 관찰할 수 있다.
B. tpHL이 음수가 나왔다. Simulation을 할 때 1.2의 initial value를 입력해주었는데 그럼 처음으로 나오는 output이 -1.2가 될 것이다. tpHL은 처음 High에서 다음 Low를 계산하는데, 처음에 Low가 왔기 때문에 계산하면 음수가 되는 것이라고 생각된다.
참고 자료
없음
