[전자회로설계 결과보고서][실험 11] 반전/비반전 증폭기

소개글

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목차

1. 관련 이론
(1) 연산 증폭기 : OP-AMP
(2) 반전 증폭기
(3) 비반전 증폭기

2. 실험1 : 반전 증폭기
(1) PSpice 시뮬레이션 회로
(2) PSpice 시뮬레이션 결과
(3) 실험 과정 및 결과
(4) 실험 결과

3. 실험2 : 비반전 증폭기
(1) PSpice 시뮬레이션 회로
(2) PSpice 시뮬레이션 결과
(3) 실험 과정 및 결과
(4) 실험 결과

4. 결론
(1) 반전 증폭기
(2) 비반전 증폭기

본문내용

1. 관련 이론
(1) 연산 증폭기 : OP-AMP

그림 01 그림 02 그림 03

① 이상적인 연산 증폭기의 특징
- 연산 증폭기는 무한대의 전압 이득을 갖고 무한대의 대역폭을 갖는 소자다.
- 개방 상태에서 연산 증폭기는 입력 임피던스가 무한대이므로 공급 전원이 연산 증폭기 내부로 유입되지 않는다.
- 연산 증폭기의 출력 임피던스는 이상적으로 0이다.
② 실제 연산 증폭기의 특징
- 실제 연산 증폭기는 전압과 전류 모두 제한된 값을 갖는다.
- 입력 임피던스와 전압 이득은 매우 높으며, 매우 작은 출력 임피던스를 갖는다.
③ 연산 증폭기는 전압 이득을 조절할 수 있다.
④ OP-AMP의 표준 기호는 <그림 01>과 같다.
⑤ 구체적으로 살펴보면 두 개의 입력 단자와 한 개의 출력 단자를 가지며, 두 직류 공급 전압에 의해 동작하는 구조로 <그림 02>에 나타난 것과 같다.
⑥ 실험에서 이용하는 OP-AMP는 LM741C로 <그림 03>과 같은 모습이다.
- <그림 03>에서 보이는 왼쪽 아래의 동그란 부분이 있는 곳이 1번 핀이다.
- 1번 핀을 기준으로 하여 반시계 방향으로 8번 핀까지 배열된다.
- 2번 핀이 (-) 전원 입력 핀이며, 3번 핀이 (+) 전원 입력 핀이다.
- 출력은 6번 핀에서 이루어진다.
(2) 반전 증폭기
① 반전 증폭기 회로

그림 04

- 반전 증폭기 회로는 <그림 04>에서 나타낸 것과 같다.
- 반전 증폭기는 입력과 출력의 위상이 반전되는 증폭기를 뜻한다.
② 2번 단자에서  전위를 ‘가상 접지’라고 한다.
- 연산 증폭기가 갖는 무한대의 입력 임피던스는 2번 단자에 흐르는 전류가 0임을 의미한다.
- 이 임피던스를 통해 흐르는 전류가 0이면, 3번 단자와 2번 단자 사이의 전압 강하는 0이 될 것이다.
- 그러나 실제로 가상 접지는 거의 0에 가깝지만 아주 작은 전압이 존재한다.
③ 반전 증폭기 회로의 전압 이득과 출력 전압은 다음과 같이 구할 수 있다.
- 회로에 흐르는 전류를 라고 하자.

참고 자료

없음