아주대학교 전자회로실험 설계2 CMOS 증폭단 설계 예비보고서

목차

1. 설계목적
2. 설계이론
3. 설계부품
4. 실험과정 및 시뮬레이션 결과
1) MOSFET 특성 측정
2) 공통 소스 증폭단 특성 측정

본문내용

1. 설계목적
MOSFET 특성과 공통 소스 증폭단의 특성, 능동 부하 증폭단의 특성을 측정하기에 적하반 회로를 설계하여 그 특성을 확인하고, 이해한다.

2. 설계이론
위 그림에서 볼 수 있는 MOS는 N-type으로 Gate에 (+)전압이 인가되면 gate의 이산화 실리콘 아래에 전하가 유도되게 된다. 전하가 증가하여 기판의 정공이 전자로 채워지게 되면 p판은 n으로 도핑되게 된다. 이때 도핑 된 부분은 전류가 흐를 수 있게 된 상태이다. 이 부분을 channel 혹은 inversion layer라 부른다. 그 이유는 p-type의 Acceptor가 –이온화 되어 전류가 흐를 수 있는 상태가 되기 때문이다. 여기서 전류가 흐를 수 있게 G에 인가된 전압을 (Threshold Voltage)라고 한다. 여기서 G에 인가된 전압을 라고 할 때 채널을 통해 흐르는 전류는 에서 일정하게 유지된다. 이 부분에서 MOSFET는 포화영역(Saturation region)에 들어갔다고 이야기한다. 포화가 일어날 때 전압을 표시한다. 여기서 D에 흐르는 전류는 포화전류 그리고 D에 인가된 전압에 비례한다.

3. 설계 부품
- CD4007 : CMOS Array ICs 3개, Capacitors(0.1uF) 2개, Resistors 100~10K, 10M 2개
Note : All p-channel substrates are connected to VDD and All N-channel substrates are connected to VSS

4. 실험과정 및 시뮬레이션 결과
1) MOSFET 특성 측정
a) CMOS array를 사용하여 그림과 같은 회로를 연결한다.
b) 일 때, 전압을 변화시키면서 drain current ()를 측정한다.

참고 자료

없음