논리회로실험 5주차 결과보고서
- 최초 등록일
- 2014.01.05
- 최종 저작일
- 2013.11
- 6페이지/ 한컴오피스
- 가격 1,000원
소개글
논리회로 실험보고서입니다. (참고그림 기재)실험을 통해 나온 결과값들을 보고 직접 경향성을 찾아 이론을 증명하고 분석하였습니다.
2013년도에 작성하여 최신 보고서임을 강조하고, 보드 사진 및 분석, 그리고 파형까지 모두 작성되어 있습니다. 보고서는 매우 알차게 구성 되어있으며 `분석 및 토의`를 각별히 신경써 작성하였습니다. 참고자료로 쓰기에 좋은 레포트로 판단됩니다.
목차
1. 실험과정
2. 고찰
본문내용
지난 4주차 실험에서 F = AB` + A`B`C , S = B`( A+C ) 라는 두 개의 부울식을 Quartus Ⅱ Schematic을 이용하여 구현하고, 두 식 F와 S의 결과 값이 서로 일치하는지 Modelsim과 Quartus Ⅱ를 이용하여 증명하였었다.
이번 실험에서는 F = AB` + A`B`C , S = B`( A+C ) 라는 두 개의 부울식을 Quartus Ⅱ Verilog HDL을 이용하여 구현하고, 두 식 F와 S의 결과 값이 서로 일치 하는지 Modelsim과 Quartus Ⅱ를 이용하여 증명하는 것을 실험 목적으로 한다.
<중 략>
간소화전 부울식 (F)와 간소화 후 부울식 (S)을 Modelsim을 이용하여 결과 파형을 나타낸 것이다. 위와 같이 간소화 전과 간소화 후의 파형이 완전하게 일치한다는 것을 알 수 있다. 즉, 부울대수의 결과 값은 같으며 F = A`BC + A`BC` + A`B`C = A`(B+C) 가 성립함을 알 수 있다. 이를 통해, 복잡한 논리식을 부울대수의 기본 법칙들을 사용하여 정리하여 식을 간단하게 줄여줌으로써 Gate수를 줄임과 동시에 같은 결과 값을 얻을 수 있음을 알 수 있다.
참고 자료
없음