설계2 예비

소개글

아주대학교 전자회로실험

목차

1. 설계 목표
2. 설계에 관련된 이론
3. Simulation

본문내용

설계2 예비보고서 - CMOS OP Amp 설계
1. 설계 목표
실제의 트랜지스터 증폭기는 흔히 직렬로 접속된 몇 개의 단들로 이루어진다. 이번 설계는 2단 증폭기의 대표적인 CD4007의 일반적 구성을 살펴보고 실제로 PMOS, NMOS 등을 가지고 회로를 구성하여 보고 이 회로에서 각 단의 특성을 측정하고, 또 전압이득 계산하여 다단증폭기의 구조와 특성을 알도록 하자.
2. 설계에 관련된 이론
이 회로는 다음과 같이 두 개의 이득을 얻는 단으로 구성되어 있다. 첫 번째 단은 차동 쌍 와 이것의 전류 미러 부하 로 이루어져 있다. 이 단은 보통 20~60V/V 정도의 전압 이득을 가지고 있으며 차동에서 단동으로 변화시키면서도 적당한 크기의 CMRR을 가지고 있다. 이 차동 쌍은 전류원 에 의해 바이어스 되는데 는 , , 으로 구성된 전류 미러의 두 출력 트랜지스터 중의 하나이다. 전류 미러는 기준 전류 에 의해 전류가 공급되는데 는 음의 전원 전압 에, 또는 더 정밀한 음 전압이 칩 내부에 있을 경우에는 이것에 정밀 저항을 연결하여 만든다.
두 번째 단은 공통 소스 트랜지스터 와 그 전류원 부하 으로 구성되어 있는데 두 번째 단의 이득은 보통 50V/V에서 80V/V까지이다. 또 두 번째 단은 연산 증폭기의 주파수 특성을 보상하는 역할도 한다. 즉 부궤환되는 양에 무관하게 연산 증폭기가 발진하지 않고 안정적으로 동작하게 하려면 개방 회로 이득이 -20dB/decade의 기울기로 주파수에 따라 감소하도록 연산 증폭기를 만들어야 한다. 주파수 특성을 위와 같이 만들려면 상대적으로 낮은 주파수에 극점이 생기도록 해야 하며 이 극점이 주파수 특성을 결정하는 데에 주된 역할을 하게 해야 한다. 현재의 회로에서는 이를 위해 보상 커패시턴스 를 두 번째 단 증폭용 트랜지스터 의 부귀환 경로에 삽입하였다. 는 두 번째 단의 이득으로 밀러곱이 되며 그 결과 값인 두 번째 단의 입력 커패시턴스는 총 저항과 결합하여 필요한 우성 극점을 제공하게 된다.
연산 증폭기에

참고 자료

없음