실험 5. 래치와 플립플롭 결과보고서

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래치와 플립플롭

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실험 5. 래치와 플립플롭
(1) 예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.
< R-S latch 회로도 >
< 회로 구성한 모습 >
< 인가한 전압 >
S=0, R=1로 변화시키면 출력은 Q=1, Q`=0이 된다. 이 상태에서 S=1로 되돌려도 출력 Q=1, Q`=0으로 변함이 없다.
다음으로 S=1, R=1의 값에서 R=0으로 변화시키면 Q=1, Q`=0 상태였던 것이 Q=0, Q`=1의 값으로 바뀌게 되며, 다시 R=1로 되돌려도 Q=0, Q`=1로 변하지 않는다.

(중략)

실험1과 실험2의 R-S latch와 클럭 입력을 가진 R-S F/F의 차이점을 알아보면 latch의 경우는 클럭 신호가 없이 입력신호가 변할 때마다 출력이 결정되는 비동기식 저장소자이다. R-S F/F의 경우는 클럭 신호가 변하는 순간에 입력 값에 따라 출력이 결정되는 동기식 회로이다.
실험3에서는 예비과제 (2)에서 구한 J-K F/F을 구성한 뒤 출력을 측정하는 실험이다.
J-K F/F에서 J=1, K=0 이면 Q=1, Q`=0 이 되고, J=0, K=1 이면 Q=0, Q`=1이 된다. 이 때 실험1과 실험2에서 확인할 수 없었던 토글을 확인 할 수 있었다.
7476을 이용한 실험과 실험4는 하지 않았다. 하지만 예비보고서를 작성한 결과를 보고 생각해본다면 7476은 실험을 직접 하지는 않았지만 J-K F/F IC CHIP이므로 위 실험과 동일한 결과를 나타낼 것이다. T F/F의 경우는 J-K F/F의 입력을 하나로 묶어 만든 것이다. T값을 0에 넣으니 1이 나오고, T를 1로 하니 그 toggle(반전)된 값인 0의 값이 나왔을 것이다. 이번 실험을 통해 여러 종류의 flip-flop을 구성하여 그 동작 특성을 알 수 있었다.

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