실험예비보고서 6 : 플립-플롭 RS/D/JK

소개글

논리회로의 설계 및 응용
-실험중심-
김성천

실험예비보고서 6 : 플립-플롭 RS/D/JK

목차

1. RS 플립-플롭의 이론

2. JK 플립-플롭의 이론

3. D 플립-플롭의 이론

4. T 플립-플롭의 이론

5. Latch의 기능

6. Clock의 기능

7. Edge-Trigger의 특성

8. Master-Slave의 개념

본문내용

1. RS 플립-플롭의 이론
세트 입력 단자 및 리셋 입력 단자가 있고 세트 신호에 따라 1의 상태로, 리셋 신호에 따라 0의 상태로 되며, 세트 신호와 리셋 신호가 동시에 인가될 때의 상태가 규정되어 있지 않은 플립플롭. 표는 동기식 RS 플립플롭의 입력값과 출력값의 관계를 나타낸 것이다.
△ 클럭이 NGT에서만 트리거되는 클록입력을 갖는 S-R플립플롭
◁ (a)PGT에서 반응하는 클록입력을 갖는 S-R플립플롭
(b)함수표 (c)신호 파형
2. JK 플립-플롭의 이론
RS 플립-플롭의 단점을 보완한 플립플롭으로, J와 K 입력단자를 각각 RS플립플롭의 S와 R 입력단자로 생각하면, JK-00, 01, 10 일 경우 RS 플립플롭과 동일한 기능을 수행한다 다시 말해 JK=SR=00일 경우 출력 변화가 없다. 그리고 JK=SR=01일 경우는 리셋 기능을 수행하여 출력 Q=0이 되고, JK=SR=10일 경우 세트 기능이 수행되어 출력 Q=1이 된다. JK=11일 경우에는 클럭의 상승 모서리가 발생하기 이전에 가지고 있던 출력값이 클럭의 상승 모서리가 발생하고 난 다음에는 반대로 바뀌게 된다.(0->1, 1->0)
JK플립플롭의 회로도

3. D 플립-플롭의 이론
S-R이나 J-K 플립플롭과는 달리 이 플립플롭은 오직 하나의 동기식 제어 입력 D를 갖는다.
D-플립플롭의 동작은 매우 간단하다. Q는 PGT의 CLK입력이 발생하였을 때, D 입력의 상태와 같은 값을 출력한다. 즉, PGT가 발생하는 순간의 Dshsfl 값이 플립플롭에 저장되는 것이다.
◇ JK플립플롭을 이용하여 설계
- DATA를 저장하는 메모리 역할로 사용
Truth Table
D
Q(t)
Q(t+1)

참고 자료

디지털 시스템..