제 10장 (예비) 플립플롭과 카운터 설계 실험

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제 10장 (예비) 플립플롭과 카운터 설계 실험.hwp
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목차

① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.
② Parallel Shift Register에 대해서 조사하시오.
③ 4비트 양방향 쉬프트 레지스터를 verilog HDL 코드로 표현하시오.
④ 동기식 십진 카운터 회로를 verilog HDL 코드로 표현하시오.
⑤ 4비트 Up/down 프리셋 카운터를 verilog HDL 코드로 표현하시오.

본문내용

① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.

Master/Slave 플립플롭은 두단의 플립플롭을 직렬 연결한 것을 일컫는다. 앞단을 마스터, 뒷단을 슬레이브라 하며, 한 개의 클럭펄스가 동시에 마스터와 슬레이브를 동작시키도록 연결되어 있다. 클럭펄스가 1일때 마스터가 동작되고, 0으로 될 때는 슬레이브를 동작시킨다. 다만 클럭펄스가 가해지는 동안 입력이 변하면 플립플롭 회로가 원치않은 결과를 가져올 수 있다.

module MS_JK_FF( J, K, clk, Q, QN);
input J, K, clk;
output Q, QN;
reg P, PN;
reg Q, QN;

always@(JorK or clk) begin
if((J==1`b0) && (K==1`b1) && (clk==1`b1))
P<=1`b0;
else if((J==1`b0) && (K==1`b0) && (clk==1`b1))
P <= 1`b1;
else if((J==1`b1) && (K==1`b1) && (clk==1`b1))
P = PN;
else
P <= P;
PN <= ~P;
end

always @(J or K or clk) begin
if((P==1`b0) && (PN==1`b1) && (clk==1`b0))
Q <= 1`b0;
else if((P==1`b0) && (PN==1`b0) && (clk==1`b0))
Q <= 1`b1;
else if((P==1`b1) && (PN==1`b1) && (clk==1`b0))
Q <= QN;
else

참고 자료

없음