VHDL 코드를 이용한 M bit 가산기와 비교기

소개글

VHDL 코드를 이용하여 M bit 가산기 및 비교기를 설계하였습니다.
설계실험Ⅲ
M bit 가산기와 비교기
목 차
실험 목적
실험 도구
이론 및 프리랩
실험 목적
이번 실험은 Xilinx 프로그램을 활용하여 2개의 2비트 adder를 사용하여 4비트 adder를 구현하고, 또한, 2개의 2비트 comparators를 사용하여, 4비트 comparator를 만드는 과정을 코딩한다. 그리고, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.
실험 도구
personal computer, Xilinx ISE 9.2i program, Spartan-3 Board, JTAG cables
이론 및 프리랩
PRELAB
Don’t describe the full adder and half adder (조교들이 demo 시 check.)
Design a 4-bit adder using two 2-bit adders
describe its input output signals
C in X Y C_out Sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 Input signal은 x,y 그리고 carry가 들어가게 되고, output으로 carry_out 과 sum_out이 출력이 되게 된다. 출력으로 나온 carry_ out이 다시 상위 가산기의 input으로 들어가게 되고, 또다른 input signal과 합쳐져서 sum_out 과 carry_out의 output으로 나오게 된다. 1비트로 구성되어지는 4비트 adder는 이러한 carry의 발생을 4번의 과정에 걸쳐서 고려해야하고, 2비트로 구성되어지는 4비트 adder는 carry의 발생을 하위 adder의 carry발생이 상위 adder의 입력으로 들어가게끔 설정해 줘야한다. 이렇게 해서 최종 발생한 carry값과 sum값으로 출력을 알 수 있다.
describe its functional behaviors
위에 있는 표를 참고로 functional behaviors를 찾아내면 되는데, 이는 교안에 나와있듯이 선택신호 할당문이라는 구문으로 이해하면 조금 이해하기 쉬운데, 코딩을 하다보면, 좀더 복잡한 수식으로 위의 함수적인 관계를 식으로 표현하는 과정을 거쳐야 한다. 코딩에서 동작원리라고 되 있는 부분을 잘 살펴본다.
make VHDL codes
<코 딩>
library IEEE; --ieee 라이브러리
use IEEE.STD_LOGIC_1164.ALL;
..................

목차

설계실험Ⅲ
M bit 가산기와 비교기
목 차
실험 목적
실험 도구
이론 및 프리랩
실험 목적
이번 실험은 Xilinx 프로그램을 활용하여 2개의 2비트 adder를 사용하여 4비트 adder를 구현하고, 또한, 2개의 2비트 comparators를 사용하여, 4비트 comparator를 만드는 과정을 코딩한다. 그리고, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.
실험 도구
personal computer, Xilinx ISE 9.2i program, Spartan-3 Board, JTAG cables
이론 및 프리랩
PRELAB

본문내용

1. 실험 목적
이번 실험은 Xilinx 프로그램을 활용하여 2개의 2비트 adder를 사용하여 4비트 adder를 구현하고, 또한, 2개의 2비트 comparators를 사용하여, 4비트 comparator를 만드는 과정을 코딩한다. 그리고, Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.

2. 실험 도구
personal computer, Xilinx ISE 9.2i program, Spartan-3 Board, JTAG cables

3. 이론 및 프리랩

PRELAB
Don’t describe the full adder and half adder (조교들이 demo 시 check.)
Design a 4-bit adder using two 2-bit adders
Input signal은 x,y 그리고 carry가 들어가게 되고, output으로 carry_out 과 sum_out이 출력이 되게 된다. 출력으로 나온 carry_ out이 다시 상위 가산기의 input으로 들어가게 되고, 또다른 input signal과 합쳐져서 sum_out 과 carry_out의 output으로 나오게 된다. 1비트로 구성되어지는 4비트 adder는 이러한 carry의 발생을 4번의 과정에 걸쳐서 고려해야하고, 2비트로 구성되어지는 4비트 adder는 carry의 발생을 하위 adder의 carry발생이 상위 adder의 입력으로 들어가게끔 설정해 줘야한다. 이렇게 해서 최종 발생한 carry값과 sum값으로 출력을 알 수 있다.

describe its functional behaviors
위에 있는 표를 참고로 functional behaviors를 찾아내면 되는데, 이는 교안에 나와있듯이 선택신호 할당문이라는 구문으로 이해하면 조금 이해하기 쉬운데, 코딩을 하다보면, 좀더 복잡한 수식으로 위의 함수적인 관계를 식으로 표현하는 과정을 거쳐야 한다. 코딩에서 동작원리라고 되 있는 부분을 잘 살펴본다.

참고 자료

ISE를 이용한 VHDL 및 FPGA 실습
공학박사 김재철
홍릉과학출판사