디지털집적회로설계 11주차 실습

목차

1. Solutions
2. Discussions

본문내용

Full CMOS XOR GATE Layout, SPICE Simulation

위의 layout은 별도의 gate를 사용하지 않고 transistor level에서 CMOS XOR GATE를 직접 구현 한 예시이다. 이 구현에서는 총 4개의 PMOS와 4개의 NMOS가 중앙 논리 부분에 사용되었으며, 인INVERTER 4개를 포함하여 총 12개의 Transistor로 구현되었다.
주어진 조건에 따라 mobility의 비율로 μn/μp = 2 를 만족시키기 위해 트랜지스터 크기를 조절했다. 그 결과로 wp = 2wn 가 되었다.
이를 바탕으로 pull up network의 pmos 폭은 pull down network의 nmos 폭의 두 배로 디자인했고, 인버터 트랜지스터의 크기를 기준으로 전체 레이아웃을 그렸다.

<중 략>

Subcell을 이용한 XOR GATE Layout, SPICE Simulation

위의 Layout은 기본 게이트 서브셀을 활용해 XOR 게이트를 구성한 것이다. 위의 gate를 참조하여 기본 게이트로 설계했다. OR 게이트에는 6개, NAND 게이트에는 4개, AND 게이트에는 6개의 트랜지스터가 쓰였으며, 전체로 보면 16개의 트랜지스터가 사용됐다.

참고 자료

없음