디집적, 디지털집적회로설계 실습과제 11주차 인하대

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목차

1. Full CMOS XOR GATE Layout, HSPICE Simulation
2. Subcell을 이용한 XOR GATE Layout, HSPICE Simulation

본문내용

1. Full CMOS XOR GATE Layout, HSPICE Simulation

그림1은 기본 gate를 사용하지 않고 트랜지스터 레벨에서 CMOS XOR gate를 구현한 것이다. 논리 구현부에 총 4개의 PMOS와 4개의 NMOS가 사용되었고 입력 A_bar, B_bar를 위한 inverter 2개에 4개의 트랜지스터가 사용되어 총 12개의 트랜지스터로 구성되어 있다. 트랜지스터 레벨 회로를 살펴보면, 과제의 조건대로 mobility의 비율 μ_n/μ_p =2를 만족하도록 transistor의 size를 구했을 때 β_p=β_n 에서 w_p=〖2w〗_n을 만족한다(β_(n,p)=μ_(n,p) C_ox w_(n,p)/L). 따라서 pull up network의 PMOS width가 pull down network의 NMOS width의 2배가 되도록 그렸고 inverter의 트랜지스터 크기를 기준으로 하여 작성했다.
주어진 layout에서 metal간의 간격을 최소로 유지하며 작성했다.

< 중 략 >

2. Subcell을 이용한 XOR GATE Layout, HSPICE Simulation

그림11은 기본 gate subcell을 사용하여 XOR gate를 구현한 것이다. 그림12의 기본 gate를 사용한 회로를 보고 작성했다. OR gate에 6개의 트랜지스터가 사용되었고 NAND gate에 4개의 트랜지스터, AND gate에 6개의 트랜지스터가 사용되어 총 16개의 트랜지스터가 사용되었다. 과제의 조건대로 mobility의 비율 μ_n/μ_p =2를 만족하도록 transistor의 size를 구했다. Inverter의 트랜지스터 사이즈를 기준으로 작성했고 주어진 layout에서 metal간의 간격을 최소로 유지하며 작성했다. OR gate와 NAND gate의 output을 AND gate의 input으로 입력해주었다.
그림13은 그림11의 XOR gate layout에서 spice 시뮬레이션을 위해 gate의 코드를 추출하는 과정이다.

참고 자료

없음