논리회로설계실험 3주차 Adder 설계

목차

1. Objective of the Experiment
2. Theoretical Approach
3. Verilog Implementations
4. Resul
5. Conclusion

본문내용

1) Objective of the Experiment(실험 목적)
이번 실습에선 우선 1-bit full adder를 W3 강의에서 다룬 half adder의 구현방법과 skeleton code를 참고하여 서로 다른 방식으로 구현한다. 다음으로 구현한 1-bit full adder를 이용하여 4-bit adder를 설계한다. 구현한 두 adder들은 Modelsim 프로그램의 시뮬레이션을 이용하여 파형을 확인함으로써 잘 작동하는지 검증할 수 있다. Truth Table을 이용하여 Karnaugh map과 Boolean expression을 구하고 이것에 기반하여 코드를 작성한다.

2) Theoretical Approach(이론)
2.1) Truth table
Full Adder는 세 개의 입력과 두 개의 출력으로 구성된다. 입력은 더할 두 개의 비트(A와 B)와 이전 단계에서의 자리올림(Carry- in)이다. 출력은 합(Sum)과 현재 단계에서의 자리 올림(Carry-out)으로 구성된다. 이를 바탕으로 truth table을 그려보자.
1-bit full adder의 sum과 Cout에 대한 truth table을 그리면 위와 같다.
이 truth table을 바탕으로 Boolean expression을 구할 수 있다.
Sum = A’B’Cin + A’BCin’ + AB’Cin’ + ABCin 이고, Cout = AB + BCin + ACin 임을 확인할 수 있다.

2.2) Karnaugh Map
Boolean expression을 Karnaugh map을 이용하여 구해보자. sum과 Cout에 대한 Karnaugh map은 다음과 같이 그려진다.
위와 같이 k map이 그려지므로
Sum = A’B’Cin + A’BCin’ + AB’Cin’ + ABCin
Cout = AB + BCin + ACin 임을 확인할 수 있다. 이는 truth table로 구한 결과와 동일하다.

참고 자료

없음