서강대학교 디지털논리회로실험 - 실험 7. Finite State Machines 결과 보고서

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최초 등록일
2020.04.20
최종 저작일
2017.09
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목차

1. 실험 개요

2. 실험 결과 및 분석
1) 중간고사 1-(a)번의 회로를 schematic으로 구현하여 시뮬레이션
2) 퀴즈 1번의 회로를 schematic으로 구현하여 시뮬레이션
3) 중간고사 1-(b)번의 회로를 schematic으로 구현하여 시뮬레이션
4) 퀴즈 2번의 회로를 schematic으로 구현하여 시뮬레이션
5) 중간고사 2번의 회로를 schematic으로 구현하여 시뮬레이션
6) 퀴즈 3번의 회로를 schematic으로 구현하여 시뮬레이션

3. 토의

본문내용

1. 실험 개요
1) Finite state machine (FSM) 회로를 설계하고 분석할 수 있는 능력을 갖춘다.
2) Mealy와 Moore state machine을 구분하고 각각의 특성을 이해한다.
3) 비동기 counter의 동작을 분석한다.

2. 실험 결과 및 분석
1) 중간고사 1-(a)번의 회로를 schematic으로 구현하여 시뮬레이션
이번 실험에서는 schematic으로 그린 회로를 키트에 FPGA로 구현하지 않고, 시뮬레이션으로 그 동작만 확인하였다. 최소화된 상태표 및 카르노맵을 각각 [표 1]과 [그림 2]에 나타내었다. 이를 바탕으로 구현한 회로는 [그림 3]과 같다. [그림 4]의 타이밍 다이어그램에서, 회로가 [표 1]의 상태표를 만족함을 확인할 수 있다.

2) 퀴즈 1번의 회로를 schematic으로 구현하여 시뮬레이션
최소화된 상태표 및 카르노맵을 각각 [표 2]와 [그림 5], [그림 6]에 나타내었다. 이를 바탕으로 구현한 회로는 [그림 7]과 같다. [그림 8]의 타이밍 다이어그램에서, 회로가 [표 2]의 상태표를 만족함을 확인 할 수 있다.

3) 중간고사 1-(b)번의 회로를 schematic으로 구현하여 시뮬레이션
최소화된 상태표 및 카르노맵을 각각 [표 3]과 [그림 9]에 나타내었다. 이를 바탕으로 구현한 회로는 [그림 10]과 같다. [그림 11]의 타이밍 다이어그램에서, 회로가 [표 3]의 상태표를 만족함을 확인 할 수 있다.

4) 퀴즈 2번의 회로를 schematic으로 구현하여 시뮬레이션
최소화된 상태표 및 카르노맵을 각각 [표 4]와 [그림 12]에 나타내었다. 이를 바탕으로 구현한 회로는 [그림 13]과 같다. [그림 14]의 타이밍 다이어그램에서, 회로가 [표 4]의 상태표를 만족함을 확인 할 수 있다.

참고 자료

Stephen Brown & Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, 3판, McGraw-Hill, 2009
서강대학교 전자공학과, 디지털 논리회로 실험, 서강대학교, 2017

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