전자회로실험 실험4. JFET 증폭기 예비 보고서

목차

1. 실험 목적

2. 기초이론
2.1 JFET
2.2 고정 바이어스
2.3 자기 바이어스

3. 실험기자재 및 부품
3.1 사용기기
3.2 사용부품

4. 실험방법 및 순서

5. 과제4

본문내용

JFET(Junction gate Field-effect Transistor; 접합형 전계효과 트랜지스터)은 전계 효과 트랜지스터의 가장 간단한 형태이다. 드레인, 소스, 게이트의 세 극으로 이루어져 있다. n채널과 p채널의 두 가지 타입이 존재하는데, n채널의 경우 n형 반도체 위에 p형으로 강하게 도핑된 반도체를 양쪽에 붙여 게이트로 만든다. 게이트에 음전압을 걸어주면 p형 반도체 주위의 결핍 영역이 넓어진다. 이렇게 증가된 결핍 영역은 드레인과 소스 사이의 전류 흐름을 방해하여 저항이 증가하는 효과로 나타난다. 또한 게이트에 걸어준 음전압을 점점 늘리다 두 결핍 영역이 붙게 되면(pinch-off) 더이상 전류가 흐르지 않게 된다. 드레인에 걸어준 전압 역시 결핍 영역을 증가시키기 때문에 드레인에 일정 이상의 전압을 걸면 두 결핍 영역이 붙을 수 있는데(pinch-off) 이 경우 더이상 전류가 증가하지 않는다(포화).

참고 자료

없음