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서강대학교 디지털논리회로실험 레포트 5주차

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최초 등록일
2020.08.12
최종 저작일
2019.09
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소개글

"서강대학교 디지털논리회로실험 레포트 5주차"에 대한 내용입니다.

목차

1. 실험 제목
2. 실험 목적
3. 이론
4. 실험과정
5. 검토사항
6. 토의 및 결론
7. 참고문헌

본문내용

1. 실험 제목: 비교 및 연산 회로
2. 실험 목표:
(1) Exclusive-OR 회로를 이용한 비교회로의 구현 및 동작원리 이해
(2) 기본 gates를 이용한 half-adder 및 full-adder의 구현 및 동작원리 이해
(3) 연산회로의 동작 및 signed/unsigned numbers에 대한 이해
3. 이론
3-1) 비교회로(comparators)
디지털 컴퓨터 시스템 및 장치의 설계과정에서 두 개의 이진수의 비교를 통해 프로그램 및 논리의 흐름을 결정하는 것은 매우 일반화된 동작이다. 두 이진수의 비교를 수행하고 그 결과가 같은지를 표시하는 회로가 comparator이다. 또한 같은 수인지 여부 뿐만 아니라 상대적으로 크거나 작은지를 판단해 주는 comparator가 있는데 이를 일반적인 comparator와 구분해서 magnitude comparator라 칭하기도 한다. 이전 장에서 배운 exclusive-OR의 동작은 1-bit comparator로 해석할 수 있다.
그림 1은 4-bit 이진수를 비교할 수 있는 comparator이다. 이 comparator를 반복적으로 연결하면 기본 bit수 보다 확장된 수를 비교할 수 있는 comparator를 구성할 수 있는데, 그 개념을 도시한 것이 그림2이다. 그림에서 각 소자들은 비교하는 두 수와 함께 직렬 연결을 위한 신호들의 입력과 출력을 포함한다.

그림 1. 74x85 4-bit comparator

그림 2. Combinational회로의 반복적인 배열
또한 관계를 표시하면 다음과 같다.
AGTBOUT = (A>B) + (A=B) AGTBIN
AEQBOUT = (A=B) AEQBIN
ALTBOUT = (A<B) + (A=B) ALTBIN
74x85의 function table을 그림 3에 표시하였다.

그림 3. 74x85의 function table
Output 중 Q(A>B)는 AGTBOUT이며, Q(A<B)는 AEQBOUT이고, Q(A=B)는 AEQBOUT이다.
3-2) 가산회로 (adders)와 감산회로 (subtractors)
디지털 시스템에서 덧셈은 가장 자주 사용되는 연산동작이다.

참고 자료

S. Brown and Z. Vranesic, “Fundamentals of Digital Logic with VHDL Design”, 3rd Edition, 2009
*수*
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