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서강대학교 디지털논리회로실험 레포트 6주차

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최초 등록일
2020.08.12
최종 저작일
2019.09
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소개글

"서강대학교 디지털논리회로실험 레포트 6주차"에 대한 내용입니다.

목차

1. 실험 제목
2. 실험 목적
3. 이론
4. 실험과정
5. 검토사항
6. 결론 및 토의
7. 참고문헌

본문내용

1. 실험제목: flip-flops and register
2. 실험 목적:
1) flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다.
-SR, D, JK, flip-flops
-setup time과 hold time에 대해 이해한다.
2) Registers의 동작원리를 이해한다.
3) ISE의 simulation 기능에 대해 배운다.
3. 이론
1) sequential 회로 : 순차 논리 회로(sequential)는 그 출력이 현재 입력 뿐만 아니라 이전 상태들의 영향을 받는 논리회로를 말한다. 순차 논리회로에서 한 시점에서의 상태는 이전 과정들을 포함하며 이를 근거로 이후의 동작이 결정된다. 상태들의 변화는 clock이라 불리는 신호에 의해 지정되는 시점에서 결정된다. 그림 1은 clock 및 이와 관련된 용어들의 정의를 포함하고 있다.

그림 1. clock 및 이와 관련된 용어들
t_per은 연속적으로 반복되는 clock의 주기를 의미하며 주파수는 이의 역수이다. Clock 신호의 duty cycle은 주기에 대한 clock신호가 assert level에 머무는 시간의 비를 의미한다. 예를 들어 그림 1-(a)는 active high clock이기 때문에 duty cycle이 t_H/t_per이고 그림 1-(b)의 경우에는 t_L/t_per이 된다.
2) Latches/Flip-flops
Latch와 flip-flop은 순차 논리회로 설계의 기본이 되는 function block들이다. Flip-flop은 한 clock 신호에 따라 입력 상태가 sample되어 출력의 상태를 변화시키는 경우를 일반적으로 일컫는다. 반면, latch는 모든 입력 신호의 변화에 대해 clock과 관계없이 출력이 언제든지 변화될 수 있는 경우를 말한다.
2-1) SR(Set-Reset) latch

그림 2. SR latch
그림 2-(a)는 NOR gate를 이용해 구성된 SR latch를 보여준다. 두개의 입력에 대해 Q와 /Q로 불리는 두 개의 출력을 갖는다. 대개 Q와 /Q는 반대 상태를 가지지만 S=R=1일 때는 같은 상태를 갖게 된다.

참고 자료

S. Brown and Z. Vranesic, “Fundamentals of Digital Logic with VHDL Design”, 3rd Edition, 2009
*수*
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