서강대학교 21년도 디지털논리회로실험 6주차 결과레포트 (A+자료) - Flip-flop, Registers

소개글

서강대학교 전자공학과 4점대 학점 공돌이입니다.

A+를 받은 양질의 자료를 올립니다.

목차

1. 목적
2. 이론
3. 실험결과
4. 검토사항
5. 설계과제(토의)
6. 참고자료

본문내용

1. 목적
- Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다.
*SR-, D-, JK- flip-flop
*setup time과 hold time에 대해 이해한다.
- Registers의 동작원리를 이해한다.
- ISE의 simulation 기능에 대해 배운다.

2. 이론
- Sequential Circuit
Sequential circuit은 현재의 입력 뿐만 아니라, 이전의 입-출력에 의해 만들어진 현재의 state에 의해서도 출력이 결정되는 회로이다. Sequential 회로는 Latch와 Flip-flop을 기본 소자로 이용하게 되는데, 이 소자들은 clock이라고 불리는 신호에 의해서, 상태 변화 시점을 정하게 된다.

- Clock

위의 그림은 clock (CLK)의 timing diagram을 보여준다.
CLK은 tper이라는 주기를 가지고, 주기적으로 변화하게 된다. 한 주기 내에서 high인 시간은 tH, low인 시간은 tL이다. 이 때 CLK은 active high이므로, duty cycle(active되는 시간의 비율)은 tH/tper이 된다. CLK’의 duty cycle은 tL/tper이다.

-SR latch

위의 그림은 NOR로 구성된 SR latch이다. S와 R이 10 또는 01일 경우, Q와 Q’가 반대의 상태를 갖게 된다. SR이 10이면 Q가 1이 되는 set, SR이 01이면 Q가 0이 되는 reset상태가 된다. 그리고 10 또는 01에서 00이 된다면, 출력 Q와 Q’는 바뀌지 않는다. 즉 상태를 유지하게 된다.

하지만 위 그림의 마지막처럼, SR이 11에서 동시에 00으로 바뀔 경우, 00이었던 Q, Q’이 동시에 1로 바뀌고, 또한 NOR의 입력으로 들어가서 서로를 0으로 출력시키는 과정이 반복되어서 Q와 Q’의 상태를 예측할 수 없게 되는 oscillate 상태가 된다. 이러한 경우는 지양되어야 할 것이다.

참고 자료

Stephen Brown and Zvonko Vranesic. 2009. Fundamentals of Digital Logic with VHDL Design. 3rd ed. McGraw Hill
https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/spartan6_scm.pdf
https://pdf1.alldatasheet.com/datasheet-pdf/view/5740/MOTOROLA/74LS73.html , 74LS73
https://pdf1.alldatasheet.com/datasheet-pdf/view/12663/ONSEMI/74LS76.html , 74LS76