[논리회로설계실험]반가산기와 전가산기 설계(Half Adder and Full Adder 설계 보고서)

소개글

논리회로설계실험에서 반가산기와 전가산기설계 보고서입니다.
레포트작성하시는데 참고하세요

목차

I. 실험결과 및 분석
1. 반가산기(Half Adder) : Behavioral Modeling
1) HDL 코드
2) 테스트 코드
3) 결과파형
2. 전가산기(Full Adder) : Structural Modelling
1) HDL 코드
2) 테스트 코드
3) 결과파형

II. 결론

본문내용

<결론>

반가산기와 전가산기의 차이점인 자릿수를 입력하고 출력 할 수 있는 변수의 차이였는데 이를 이해하니 구현하는 것 자체는 어렵지 않았다. 첫 번째 실험이었던 OR-Gate를 만들면서 수많은 시행착오를 겪었는데 그때 터득한 Port map을 이용한 Entity를 다른 Entity에 연결해 사용 할 수 있는 방법을 이번 실험에서도 굉장히 유용하게 이용했다. 특히 Component에 대한 내용을 적을 때 목적이 되는 Entity의 선언부분을 그대로 붙여 넣고 몇몇 다른 부분만 수정해 주는 방법을 이용해 코딩시간을 단축 할 수 있었다.
이번 실험에서도 물론 많은 실수를 저질렀고 그 실수를 미처 알지 못한 채로 실험을 종료해 결과파형에 오류가 그대로 드러났지만 저장해둔 결과파형을 토대로 작성한 코드를 검토를 하다 보니 실수를 저지른 이유와 함께 그런 실수를 피할 수 있는 몇 가지 방법들을 알게 되었다.

1. Behavioral Modelling을 수행 할 때에 Sequential에 대한 이해가 중요하다.

2. 컴파일로 검출 되지 않는 실수는 결과파형을 검토해서 찾을 수 있다.

3. Entity의 명칭이 다른 것과 중복 되는 경우 Component를 이용해 port 지정 시 오류가 생기므로 반드시 중복을 피해야 한다.

4. 테스트 할 대상이 올바로 구현이 되었더라도 테스트 신호를 잘못 만들어내면 테스트 결과가 잘못 될 수 있다.

5. 입력신호 구현 시 서로 주기가 다른 신호를 넣을 때 짧은 주기의 신호를 반복해서 입력해 줘야한다. Process를 이용해서 반복적으로 수행 할 수 있게 하면 보다 유용하다.

6. if구문을 중첩해서 보다 간단하게 여러 가지의 경우를 고려해 줄 수 있다. 다만 중첩된 if구문은 각각 end if를 이용해서 종료시켜 주어야 한다.

위의 사항들을 주의하면 코딩에서 실수를 줄일 수 있다는 것을 이번 실험을 통해서 알 수 있었다.

참고 자료

없음