플립플롭 실험 예비보고서

목차

1. 순차논리회로 (Sequential Logical Circuit)
2. SR Latch 회로
3. D Flip-Flop
4. JK Flip-Flop
5. T Flip-Flop

본문내용

1. 순차논리회로 (Sequential Logical Circuit)

입력의 조합만으로는 출력이 정해지지 않는 논리 회로로, 현재의 내부 상태와 입력에 의해 출력의 상태가 정해지는 것. 즉, 기억 작용이 있는 논리 회로이다. 예를 들면, 2진 계수기의 출력은 입력만으로는 정해지지 않고 현재 0을 계수하고 있는지 1을 계수하고 있는지에 따라 1 및 0을 나타낸다.

2. SR Latch 회로

래치(latch)는 기본적인 플립플롭(basic flip-flop)을 말하며, NOR 게이트를 사용하여 구성할 수도 있고, NAND 게이트를 사용하여 구성할 수도 있다. 그림에서 각 게이트의 출력이 다른 게이트의 입력쪽으로 되돌아가 연결되는 일종의 피드백(feedback) 경로가 있음에 유의하라.

이제 그림에 나타낸 래치 회로의 동작을 먼저 분석해 보자. 그림 7-1(a)는 NOR 게이트 2개를 사용해 구성된 래치 회로로서, 입력 S, R과 출력 Q, Q'를 가지고 있다. 그림 7-1(b)는 입력 S와 R의 변화에 따른 출력 Q와 Q' 값의 변화 관계를 시간축상에 나타낸 타이밍도(timing diagram)이다. 회로의 동작을 분석하기 위해 먼저 래치 회로는 초기(시간 t0)에 입력 SR=00, 출력 QQ'=01 값을 가지고 있으며, NOR 게이트의 전달지연시간은 Δt 라고 가정하자. 만일 t1 시간에 S를 0에서 1로 변화시키면 Δt 시간 후에 Q'는 1에서 0으로 변하고, 이 변한 값은 위쪽 NOR 게이트에 영향을 미치게 되어 다시 또 Δt 시간 후에 Q가 1로 변하게 된다. 이때 1로 변한 Q 값은 아래쪽 NOR 게이트의 입력으로 다시 인가되긴 하지만 이미 아래쪽 NOR 게이트의 한쪽 입력 S에 1이 인가되고 있기 때문에 아래쪽 NOR 게이트의 출력 Q'의 값은 더 이상 바뀌지 않고 0으로 남아있게 되어 이 상태로 회로가 안정(SR=10, QQ'=10)된다. 이와 같은 상황에서 다시 t2 시간에 S를 1에서 0으로 바꾸어도 아래쪽 NOR 게이트의 출력 Q'는 Q=1 값에 의해 0이 됨으로 출력 Q'는 변하지 않으며, 따라서 SR=00 QQ'=10 인 상태가 된다.

참고 자료

없음