전자공학실험1 실험 9장 결과보고서 : 래치와 플립플롭

소개글

경북대학교 문재경교수님 수업 전자공학실험1 실험 9장 결과보고서 입니다

목차

1. 실험목적
2. 내용
3. 연습문제
4. 느낀점

본문내용

7) D latch의 동작을 [그림 9.11]의 시간 도표로 나타내고, 특히 끝 부분에서 C의 falling edge 이전 설정시간(setup time)에 D가 1에서 0으로 변하면 출력 상태가 어떻게 되는지 분석한다.
[그림 9.11] D latch의 동작

8) [그림 9.12]와 같이 D latch 입력 D와 C를 같은 값으로 하는데 C 입력 앞에 설정 시간 이내의 강제지연을 두면 D 입력이 1→0→1로 변화할 때 출력이 어떻게 달라지는지 분석한다.
D latch의 C입력 앞에 설정시간 이내의 강제지연을 두고 D입력이 1→0→1로 변하면 출력 Q는 1→0→1로 변한다. 즉 C 앞에 강제 지연을 줘서 D 입력이 변하는 전후에 C입력이 변하지 않게 하면 이런 출력이 나온다. 이 실험 결과 출력에 delay가 생기는 것을 볼 수 있었다.(LED등이 짧게 깜빡이며 켜졌다.)

<중 략>

10) 위 실험에서 JK=11인 경우에 다음 상태 출력 는 가 되지 않음을 분석하고 이 문제를 해결하기 위한 주종 플립플롭과 에지 트리거 플립플롭의 구조와 동작을 기술한다.
[그림 9.13]의 회로와 같이 회로를 구성하고, 입력을 JK=11로 했을 때, 다음 상태 출력 Q+는 가 되지 않았다. 이러한 문제를 해결하기 위한 방법이 클럭 펄스의 변이 순간에만 입력이 유효하게 되어 상태를 변화시키는 주종(master-slave) 플립플롭이고, 클럭 펄스 상승에지(rising edge) 혹은 하강에지(falling edge)에서만 상태가 변하도록 하는 에지트리거(edge triggered) 플립플롭이다.

11) [그림 9.14]의 회로를 구성한다.

12) JK=11일 때와 JK=00일 때 S와 C의 조합을 통해 [표 9.8]을 완성하고 [그림 9.14]의 동작에 대해 기술한다.
[표 9.8] JK flip-flop의 Preset과 Clear 특성표

참고 자료

없음