부분이 카운트되던 오작동을 보았고 전자는 not을 붙여해결, 후자는 and를 이용하여 해결할수 있었다. ? ... 작년 전자회로2때도 레포트에만 시간을 이렇게 들이진 않았다... ... 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인하였으나 RUN->SET모드로 바꿀시 시분초가 증가하는 오작동과 59->00분이 된후 00~01분사이에 시
여러 기업 중 삼성전자서비스에서 고객응대를 하는 콜센터 상담원을 모집해서 지원하게 되었습니다. ... 작년 컴퓨터공학종합프로젝트 과목에서 모션 센서를 이용한 스마트 홈 시스템을 만들어보았습니다. ... 또 드론을 이용한 교내 배달 서비스 시스템을 구축하는 프로젝트를 했었습니다. 제가 맡은 역할은 프로젝트 관리와 서버 구축,
실험 목표 VHDL을이용하여 AND gate와 OR gate를 설계한다. 각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다. 3. 실험 결과 실험 1. ... 고찰 생소한 VHDL을이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다. ... 논리회로를 설계하는 것이 전기전자프로그래밍 시간에 배운 C언어처럼 복잡할 줄 알았는데, C언어보다 간단한 것 같다.
두 번째로는 공장 현장에 직접가서 점심시간과 3시부터 20분간 주어지는 쉬는시간을 이용하여 관리자분께 자문하기도 했습니다. ... 이를 바탕으로 협력과 소통이 중요한 연구개발부서에서 업무 수행 시 도움이 될 것입니다 3. ... 이를 위해 FPGA로 개발된 Verilog(VHDL)의 소프트웨어를 통해 하드웨어system의 구현을 하였고, 특히 FPGA로 10개 정도의 프로젝트를 수행하였습니다.
Motor 다음과 같은 회로도에서 CL1~CL4까지 순서대로 전압을 걸어주면 가운데있는 모터가 전자석에 끌려 전압을 걸어주는 순서의 방향으로 회전하게된다. ... 향은 if~else를 이용해 두가지의 case문으로 구성하였더니 잘 동작하였다. 6. ... 그리고 Rising_edge가 있을때 dir=0인지 if로 검사하여 dir이 0이면 25~36줄의 case~when문의 상태천이를 시ir=1일때 1->2->4->8->1,,,의 상태를
실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다. 2. ... 과 목 : 논리회로설계실험 과 제 명 : 병렬 가산기 설계 담당교수 : 담당조교 : 학 과 : 전자전기공학과 학 년 : 3 학 번 : 이 름 : 제 출 일 : 2014. 4. 10 ... - 잘 보이지 않아서 확대하였다. 3) 테스트 벤치 코드 - 8비트 입력 X, Y를 0으로 초기화. - 자리 올림수 C_in의 경우도 초기값을 0으로 설정하여 waveform 출력시
팀 프로젝트 등 추진 시 갈등을 해결하기 위해 주도적으로 소통하여 협업을 이끌었던 경험을 다음 세부 항목에 따라 작성해 주십시오. ... *어떤 부분에서 문제의식을 갖거나 개선이 필요하다고 생각했는지, 왜 그렇게 생각했는지에 대해 내용을 작석해 주십시오 [150자 이상 500자 이내] 4학년 여름방학에 삼성전자서비스에서 ... 처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. 하드웨어 언어는 c언어와 너무나 달랐습니다.
과 목 : 논리회로설계실험 과 제 명 : VHDL을이용한 순차회로설계 담당교수 : 학 과 : 전자전기공학 학 년 : 3 학 번 : 이 름 : 제 출 일 : 2013.05.. ... Introduction 이번 실험에서는 VHDL을이용하여 순차회로를 설계하였다. 자세히 이야기 하자면 여러 가지 shifter를 설계하였다. ... 그리고 분주회로 설계 시 clk를 count할 때 사용되는 clk_d를 선언한다. 첫 번째 process는 '분주회로'이다.
실험 목표 VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다. 2. 예비 이론 (1) CPLD, FPGA란? ... 과 목 : 논리회로설계실험 과 제 명 : #1 기본게이트 설계 (예비) 담당교수 : 국태용 교수님 담당조교 : 김태경 이희준 조교님 학 과 : 전자전기공학과 학 년 : 3 반 & 조 ... FPGA와 비교하여 CPLD의 주된 장점은 저비용과 설계 시 타이밍을 예측할 수 있다는 것이다. (2) CPLD, FPGA 사용 실례 조사하여 적으시오. - CPLD : 자일링스 社
적용 - Reset 시 12:59:00(초기값)을 가지게 한다. - 나머지는 일반적인 전자시계의 원리와 같다. - 6개의 segment 이용(시, 분, 초 각각 2개) 2. ... Project Purpose 이번 프로젝트의 목적은 7-segment를 이용하여 시, 분, 초를 나타내는 Digital Clock과 분, 초, 1/100초를 이용하여 초시계를 구현한 ... Countdown과 Additional로서 스위치를 통해 Digital Clock과 Countdown을 선택하고 또 다른 스위치를 누르는 동안 Pause 및 buzzer가 울리는 VHDL
우리가 가지고 있는 소자 중 Gated D latch를 구현하는 소자는 없어 Nand 와 inverter 소자를 이용하여 구현해 보았다. 실 구현 회로는 다음과 같다. ... 디지털논리회로실험 실험6.Flip-flops and ShiftRegisters담당교수 : 김 영 록 제 출 일 : 2013. 10. 29 (화) 학 과 : 전자공학과 성 명 : Laboratory ... 결과 분석 및 토의 이번 실험은 SR latch부터 flip/flop 까지 작동을 알아보고 이것을 응용하여 VHDL로 구현하는 것이 목적이었다.
그리고 연결 시 40pin의 번호에 맞게 올바른 방향으로 꽂는것에 유의한다. ? ... 확인하여 본다. [2] 주요 이론 ① VHDL을이용한 FPGA 설계 FPGA는 논리회로를 반도체에 실장시키는 대표적인 방법이다. ... 이번 실험에서는 VHDL과 Logic symbol을 이용하여 원하는 프로그램을 작성해서 FPGA 보드를 통해 브레드보드와의 연결로 회로를 구성한다.
--- 자신의 성장과정에 대해 서술하여 주십시오.(100자) 베풀 ‘시’, 빛날 ‘형’의 이름을 가지고 태어나 어릴 적부터 베풀어 빛나라는 부모님의 말씀을 듣고 자랐습니다. ... 저는 전공과목을 통해 C언어, VHDL 등 프로그래밍 언어를 공부하였고, 이를 바탕으로 제철소의 공정을 최소한의 인력으로 가동될 수 있도록 노력하겠습니다. ... 효율적 기계회로 설계와 제어, 경제적 전력 시스템이 그 예인데, 저는 회로이론, 전자회로, 제어공학, 전력시스템공학 등의 과목들을 집중 수강하므로써 기본이론을 다졌고, 매학기 설계실습을
특히 여러 사람들이 모인 직장에서는 개인의 이익보다는 집단의 이익이 우선시 되어야합니다. 개인의 이익을 우선시 한다면, 쉽게 이기적이 되고 윤리의식에 어긋난 행동을 하게 됩니다. ... 제가 담당한 부분은 라즈베리파이를 이용하여 Python으로 이미지 처리를 하여 신호등과 표지판을 인식하고, 강우센서를 이용한 모터제어(와이퍼), 소켓서버를 코딩하였고 어플리케이션까지 ... 무엇보다도 제가 상담해주는 내용이 고객이 생각하는 삼성전자의 이미지를 결정한다는 생각에 전화 한 통이 무척이나 어려웠습니다.
학부 시절에는 과목 프로젝트로 VHDL 언어를 이용한 자전거 주행 도우미 프로그램을 개발했습니다. ... 그리고 의학 지식이라는 중심에 저의 IT기술역량과 전자파를 비롯한 공학적인 이해를 도구삼습 습관은 장기적으로 보았을 때 폭 넓은 이해를 돕는 뼈대가 되었습니다. ... 석사 과정 중에는 마이크로파를 이용한 무선전력전송 시스템 개발에 관한 과제의 제안서를 작성하고 준비했던 적이 있습니다.
오류 발생시 수정이 가능하고 개발시간이 짧으며 초기 개발비용이 적게 든다. ... HDL 설계의 가장 중요한 부분은 HDL 프로그램을 시뮬레이트 할 수 있는 능력이다. ... ABEL, AHDL, Confluence, CUPL, HDCaml, JHDL, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다. 5) CAD
, MOSFET을 이용한 증폭회로 설계 2012 전자회로 실험2 - A/D Convert 보드, Traffic 보드와 FPGA를 이용한 디지털 하드웨어 설계 2012 디지털 시스템 ... 과목 복습 - VHDL 설계 실습 및 과제 수행 ▶ 성과 - 직접회로 관련 지식 및 업무 숙지 - VHDL Coding 능력 향상 경력 사항-2 2013.07 ~ 2013.08 ( ... HDL을 이용한 디지털 시스템의 모델화 및 모의실험 기법 숙지 프로젝트 기술서-2 2012. 1학기 전자회로 1 최종 프로젝트 ▶ 프로젝트 명 : 다이오드, BJT, MOSFET을
Introduction 이번 실험에서는 VHDL을이용하여 간단한 디지털 시계를 설계한다. 알람이나 타이머 같은 기능은 없이 순수하게 시간의 흐름만 확인할 수 있는 시계이다. ... 과 목 : 논리회로설계실험 과 제 명 : 디지털 시계 설계 담당교수 : 학 과 : 전자전기공학 학 년 : 3 학 번 : 이 름 : 제 출 일 : 2013.06.11. ... 따로 시간을 정해주는 기능은 없고, reset을 시키면 12시 58분 20초로 초기화된다. 그리고 시간을 7-segment로 출력한다.
무어머신의 개념을 이용하여 커피자판기를 설계해본다. 2. ... 글리치는 hazard라고도 하는데, 신호의 시간차에 따라 발생한다. chattering은 스위치 동작 시 접점이 붙었다 떨어짐을 미세하게 반복하면서 일어날 수 있다. ... 혹은 Hazard라고도 한다. dynamic hazard(동적 해저드), static 1-hazard, static 0-hazard 등이 존재한다. (5) chattering 전자
