Verilog 및 Quartus II를 이용한 논리회로 설계 실습 4-예비,결과 보고서

소개글

1.목적
Priority Encoder와 2의 보수 4-bit adder의 설계를 통하여 조합논리회로의 설계 방법을 이해한다.

실험4 예비보고서
1) 그림 1과 같은 Priority encoder를 y0의 priority가 가장 높고 y7이 priority가 가장 낮게 설계하시오
2) 2개의 4-bit 2의 보수를 입력으로 받는 4-bit adder를 설계하시오.

실험4 결과보고서
(1) 설계된 priority encoder의 동작을 설명하고, 구현된 회로의 동작과 시뮬레이션 결과를 비교하여 설명하시오.
(2) 설계된 adder의 동작을 설명하고, 구현된 회로의 동작과 시뮬레이션 결과를 비교하여 설명하시오.
(3) 실험결과 및 고찰

목차

1) 그림 1과 같은 Priority encoder를 y0의 priority가 가장 높고 y7이 priority가 가장 낮게 설계하시오.
 제시된 priority encoder의 진리표를 작성하시오.
 진리표를 이용하여 각 출력에 대한 회로를 최소 수의 gate만을 사용하여 구현하시오.

2) 2개의 4-bit 2의 보수를 입력으로 받는 4-bit adder를 설계하시오.
 4-bit adder의 입력과 출력 사이의 관계에서 overflow가 발생하는 경우를 조사하고, 이를 logic 함수로 구현하시오.
 앞에서 구현된 logic 함수를 포함하는 4-bit adder를 설계하시오.
 앞의 함수와 같은 기능을 하는 함수를 XOR gate 하나만을 사용하여 설계하시오.
 설계된 adder의 출력은 -8 ~ +7까지의 수가 된다. 따라서 adder의 결과를 그대로 7448과 같은 7-segment driver에 연결해서는 정확한 값이 표시되지않는다. 4-bit 2의 보수 표현법으로 표현된 수를 음수를 나타내는 신호(NEG)와 절대값으로 변환하여 7-segment display에 표시될 수 있도록 하는 회로를 설계하시오. 즉 adder의 결과가 1110( = -1)이면 NEG 값은 1이 되고 절대값은 2가 된다. 실제 회로에서는 NEG 신호는 LED에 연결되고, 절대값은 7448을 통하여 7-segment에 표시되게 한다.

본문내용

실험4 예비보고서

1) 그림 1과 같은 Priority encoder를 y0의 priority가 가장 높고 y7이 priority가 가장 낮게 설계하시오.
● 제시된 priority encoder의 진리표를 작성하시오.
● 진리표를 이용하여 각 출력에 대한 회로를 최소 수의 gate만을 사용하여 구현하시오.
y0y1y2y3y4y5y6y7ABCD000000*************00001X10000000011XX1000000101XXX100000111XXXX10001001XXXXX1001011XXXXXX101101XXXXXXX11111Priority encoder의 진리표

2) 2개의 4-bit 2의 보수를 입력으로 받는 4-bit adder를 설계하시오.
● 4-bit adder의 입력과 출력 사이의 관계에서 overflow가 발생하는 경우를 조사하고, 이를 logic 함수로 구현하시오.
● 앞에서 구현된 logic 함수를 포함하는 4-bit adder를 설계하시오.
● 앞의 함수와 같은 기능을 하는 함수를 XOR gate 하나만을 사용하여 설계하시오.
● 설계된 adder의 출력은 -8 ~ +7까지의 수가 된다. 따라서 adder의 결과를 그대로 7448과 같은 7-segment driver에 연결해서는 정확한 값이 표시되지않는다. 4-bit 2의 보수 표현법으로 표현된 수를 음수를 나타내는 신호(NEG)와 절대값으로 변환하여 7-segment display에 표시될 수 있도록 하는 회로를 설계하시오. 즉 adder의 결과가 1110( = -1)이면 NEG 값은 1이 되고 절대값은 2가 된다. 실제 회로에서는 NEG 신호는 LED에 연결되고, 절대값은 7448을 통하여 7-segment에 표시되게 한다.

참고 자료

없음