논리회로 설계실험 가산기

소개글

4 BIT 감가산기 설계 보고서와 코드

목차

1. Introduction
2. Problem Statement
3. Implementation
4. Result & Source Code

본문내용

1. Introduction
1) 비트의 덧셈, 뺄셈과 관련하여 반가산기, 전가산기, 보수(complement) 이론 등을 확실히 이해한다.
2) 조합논리회로의 기본이 되는 4비트 감가산기의 동작원리를 이해한다.
3) VHDL simulation을 위하여 Model Technology/Mentor Graphics의 “ISE WebPACK 및 ModelSim”을 사용법을 익힌다.
4) 4비트 감가산기를 VHDL언어로 구현 할 수 있다.

2. Problem Statement
① Describe what is the problem.
•1비트 신호에 대한 전가산기를 구현
•1비트 전가산기를 component(FA) 로 이용하여 4비트 신호에 대한 감가산기 구현
⇒각 비트와 FA가 하나씩 대응
•이 때 각 FA의 carry-out이 다음 FA의 carry-in이 된다는 사실을 프로그램에 적용
※주의1)감산기를 구현할 때 2의 보수법을 이용
※주의2)m의 값을 이용하여 m=0 일 때, 연산기가 가산기로 작동
m=1 일 때, 연산기가 감산기로 작동

② Describe how do you solve the problem.
반가산기 같은 경우는 입력 신호로 피 연산 신호만 필요하다. 예를 들어 x, y를 더하고자 한다면 carry-in 필요 없이 x, y만 있으면 된다. 그러나 전가산기 같은 경우는 x, y에다 carry-in까지 필요하다. 전가산기의 출력은 s, carry-out 이다. 입력 신호들과 carry-in을 적절하게 연산시켜주면 4비트에 대한 가산기를 구현할 수 있을 것이다.
4비트 감/가산기를 구현할 때는 가장 먼저 입력 신호 x, y와 출력 신호 s를 std_logic_vector(3 downto 0)로 선언해야 한다. 왜냐하면 이 세 신호들은 4비트의 정보를 가지고 있어야 하기 때문이다.

참고 자료

없음